參數(shù)資料
型號(hào)： ADSP-BF548MBBCZ-5M
廠商： Analog Devices Inc
文件頁數(shù)： 65/100頁
文件大?。?/td> 0K
描述： IC DSP 533MHZ W/DDR 400CSPBGA
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，SPI，SSP，TWI，UART，USB
時(shí)鐘速率： 533MHz
非易失內(nèi)存： 外部
芯片上RAM： 260kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.25V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 400-CSPBGA（17x17）
包裝： 托盤
配用： ADSP-3PARCBF548M01-ND - MODULE BOARD BF548
ADSP-3PARCBF548E02-ND - KIT DEV STARTER BF548
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Timer Cycle Timing
Table 48 and Figure 41 describe timer expired operations. The
input signal is asynchronous in “width capture mode” and
“external clock mode” and has an absolute maximum input fre-
quency of (fSCLK/2) MHz.
Table 48. Timer Cycle Timing
Parameter
Min
Max
Unit
Timing Characteristics
tWL
Timer Pulse Width Input Low
1
tSCLK +1
ns
tWH
Timer Pulse Width Input High
tSCLK +1
ns
tTIS
Timer Input Setup Time Before CLKOUT Low2
6.5
ns
tTIH
Timer Input Hold Time After CLKOUT Low2
–1
ns
Switching Characteristics
tHTO
Timer Pulse Width Output
1
×t
SCLK
(2
32 – 1)
×t
SCLK
ns
tTOD
Timer Output Delay After CLKOUT High
6
ns
1 The minimum pulse widths apply for TMRx signals in width capture and external clock modes.
2 Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize timer flag inputs.
Figure 41. Timer Cycle Timing
CLKOUT
TMRx OUTPUT
TMRx INPUT
tTIS
tTIH
tWH,tWL
tTOD
tHTO
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PDF描述
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