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參數(shù)資料
| 型號： | ADSP-TS101SAB2Z000 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 20/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP FLOAT/FIXED 250MHZ 484BGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | TigerSHARC® |
| 類型： | 定點/浮點 |
| 接口： | 主機(jī)接口，連接端口，多處理器 |
| 時鐘速率： | 250MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 768kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BFBGA |
| 供應(yīng)商設(shè)備封裝： | 484-PBGA（19x19） |
| 包裝： | 托盤 |
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ADSP-TS101S
Rev. C
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|
May 2009
RESET4, 7
Global Reset
SCLK
TMS4
Test Mode Select (JTAG)
1.5
1.0
TCK
TDI4
Test Data Input (JTAG)
1.5
1.0
TCK
TDO
Test Data Output (JTAG)
6.0
1.0
5.0
TCK_FE
8
4, 7, 9
Test Reset (JTAG)
TCK
BM
Bus Master Debug Aid Only
4.2
0.8
SCLK
EMU10
Emulation
5.5
5.0
TCK or LCLK
JTAG_SYS_IN11
System Input
1.5
11.0
TCK
JTAG_SYS_OUT12
System Output
16.0
TCK_FE8
ID2–0
Chip ID—Must Be Constant
CONTROLIMP2–0
Static Pins—Must Be Constant
DS2–0
Static Pins—Must Be Constant
LCLKRAT2–09
Static Pins—Must Be Constant
SCLKFREQ9
Static Pins—Must Be Constant
1 The output valid (max) value in this column applies for the standard 30 pF capacitive load used in testing. To see how output valid varies with capacitive loading, see Figure 40
2 The external port protocols employ bus IDLE cycles for bus mastership transitions as well as slave address boundary crossings to avoid any potential bus contention. The
apparent driver overlap, due to output disables being larger than output enables, is not actual.
3 CPA and DPA pins are open drains and have 0.5 k internal pull-ups.
4 These input pins have Schmitt triggers and therefore do not need to be synchronized to a clock reference. These synchronous specifications only apply for recognition in the
current clock reference cycle.
5 This pin is a strap option. During reset, an internal resistor pulls the pin low.
6 For input specifications, see Table 21.
7 For additional requirement details, see Reset and Booting on Page 9.
8 TCK_FE indicates TCK falling edge.
9 These pins may change only during reset; recommend connecting it to V
DD_IO/VSS.
10Reference clock depends on function.
11System inputs are: IRQ3–0, BMS, LCLKRAT2–0, SCLKFREQ, BM, TMR0E, FLAG3–0, ID2–0, BRST, WRH, WRL, RD, MSSD, SDCKE, SDWE, CAS, RAS, ADDR31–0,
DATA63–0, DPA, CPA, HBG, BOFF, HBR, ACK, BR7–0, L0CLKIN, L0DAT7–0, L1CLKIN, L1DAT7–0, L2CLKIN, L2DAT7–0, L2DIR, L3CLKIN, L3DAT7–0, DS2–0,
CONTROLIMP2–0, RESET, DMAR3–0.
12System outputs are: BMS, BM, BUSLOCK, TMR0E, FLAG3–0, FLYBY, IOEN, MSH, BRST, WRH, WRL, RD, MS1–0, HDQM, LDQM, MSSD, SDCKE, SDWE, CAS, RAS,
ADDR31–0, DATA63–0, DPA, CPA, HBG, ACK, BR7–0, L0CLKOUT, L0DAT7–0, L0DIR, L1CLKOUT, L1DAT7–0, L1DIR, L2CLKOUT, L2DAT7–0, L2DIR, L3CLKOUT,
L3DAT7–0, L3DIR, EMU.
Table 28. AC Signal Specifications (for 16.7 ns <SCLK <25 ns) (All values in this table are in nanoseconds) (Continued)
Name
Description
Input
Setup
(min
)
Inp
u
tH
o
ld
(min
)
Ou
tpu
tV
a
lid
(max)
1
Ou
tpu
tH
o
ld
(min
)
Ou
tpu
tEn
ab
le
(min
)2
Output
Disable
(max)
2
R
e
fe
ren
ce
Clock
相關(guān)PDF資料 |
PDF描述 |
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| GBM08DRSH | CONN EDGECARD 16POS DIP .156 SLD |
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參數(shù)描述 |
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