參數(shù)資料
型號(hào)： ADSP-TS101SAB2Z100
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 22/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP CTRLR 6MBIT 300MHZ 484BGA
標(biāo)準(zhǔn)包裝： 1
系列： TigerSHARC®
類型： 定點(diǎn)/浮點(diǎn)
接口： 主機(jī)接口，連接端口，多處理器
時(shí)鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 768kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 484-BFBGA
供應(yīng)商設(shè)備封裝： 484-PBGA（19x19）
包裝： 托盤(pán)
ADSP-TS101S
Rev. C
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May 2009
Link Ports Data Transfer and Token Switch Timing
Figure 18, Figure 19, and Figure 20 provide the timing specifica-
tions for the link ports data transfer and token switch.
Table 29. Link Ports—Transmit
Parameter
Min
Max
Unit
Timing Requirements
tCONNS
1
Connectivity Pulse Setup
2 tCCLK + 3.5
ns
tCONNS
2
Connectivity Pulse Setup
8
ns
tCONNIW
3
Connectivity Pulse Input Width
tLXCLK_TX + 1
ns
tACKS
Acknowledge Setup
0.5 tLXCLK_TX
ns
Switching Characteristics
tLXCLK_TX
4
Transmit Link Clock Period
0.9 LR tCCLK
1.1 LR tCCLK
ns
tLXCLKH_TX
Transmit Link Clock Width High
0.33 tLXCLK_TX
0.66 tLXCLK_TX
ns
tLXCLKH_TX
Transmit Link Clock Width High
0.4 tLXCLK_TX
0.6 tLXCLK_TX
ns
tLXCLKL_TX
Transmit Link Clock Width Low
0.33 tLXCLK_TX
0.66 tLXCLK_TX
ns
tLXCLKL_TX
Transmit Link Clock Width Low
0.4 tLXCLK_TX
0.6 tLXCLK_TX
ns
tDIRS
LxDIR Transmit Setup
0.5 tLXCLK_TX
2 tLXCLK_TX
ns
tDIRH
LxDIR Transmit Hold
0.5 tLXCLK_TX
2 tLXCLK_TX
ns
tDOS
LxDAT7–0 Output Setup
0.25 tLXCLK_TX – 1
ns
tDOH
LxDAT7–0 Output Hold
0.25 tLXCLK_TX – 1
ns
tDOS
LxDAT7–0 Output Setup
Greater of 0.8 or 0.17 tLXCLK_TX – 1
ns
tDOH
LxDAT7–0 Output Hold
Greater of 0.8 or 0.17 tLXCLK_TX – 1
ns
tLDOE
LxDAT7–0 Output Enable
1
ns
tLDOD
5
LxDAT7–0 Output Disable
1
ns
1 The formula for this parameter applies when LR is 2.
2 The formula for this parameter applies when LR is 3, 4, or 8.
3 LxCLKIN shows the connectivity pulse with each of the three possible transitions to “Acknowledge.” After a connectivity pulse low minimum, LxCLKIN may [1] return high
and remain high for “Acknowledge,” [2] return high and subsequently go low (meeting t
ACKS) for “Not Acknowledge,” or [3] remain low for “Not Acknowledge.”
4 The Link clock Ratio (LR) is 2, 3, 4, or 8 as set by the SPD bits in the LCTLx register. The maximum LxCLK is 125 MHz. LR = 2 may not be used when CCLK 250 MHz.
5 This specification applies to the last data byte or the “Dummy” byte that follows the verification byte if enabled. For more information, see the ADSP-TS101 TigerSHARC
Processor Hardware Reference.
Figure 17. Link Ports—Transmit
LxCLKOUT
LxCLKIN
LxDIR
LxDAT7–0
1
2
3
4
0
5
6
7
8
9
10
11
12
13
14
15
tLxCLKL_Tx
tLxCLKH_Tx
tDIRS
tLxCLK_Tx
tCONNS
tDOS
tDOH
tDOS
tACKS
tDOH
tCONNIW
tDIRH
tLDOD
tLDOE
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