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參數(shù)資料
型號(hào)： ADSP-TS101SAB2Z100
廠商： Analog Devices Inc
文件頁數(shù)： 24/48頁
文件大小： 0K
描述： IC DSP CTRLR 6MBIT 300MHZ 484BGA
標(biāo)準(zhǔn)包裝： 1
系列： TigerSHARC®
類型： 定點(diǎn)/浮點(diǎn)
接口： 主機(jī)接口，連接端口，多處理器
時(shí)鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 768kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 484-BFBGA
供應(yīng)商設(shè)備封裝： 484-PBGA（19x19）
包裝： 托盤
Rev. C
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May 2009
ADSP-TS101S
Table 30. Link Ports—Receive
Parameter
Min
Max
Unit
Timing Requirements
tLXCLK_RX
1, 2
Receive Link Clock Period
0.9 LR tCCLK
1.1 LR tCCLK
ns
tLXCLKH_RX
3
Receive Link Clock Width High
0.33 tLXCLK_RX
0.66 tLXCLK_RX
ns
tLXCLKH_RX
4
Receive Link Clock Width High
0.4 tLXCLK_RX
0.6 tLXCLK_RX
ns
tLXCLKL_RX
Receive Link Clock Width Low
0.33 tLXCLK_RX
0.66 tLXCLK_RX
ns
tLXCLKL_RX
Receive Link Clock Width Low
0.4 tLXCLK_RX
0.6 tLXCLK_RX
ns
tDIS
LxDAT7–0 Input Setup
0.6
ns
tDIH
LxDAT7–0 Input Hold
0.6
ns
Switching Characteristics
tCONNV
Connectivity Pulse Valid
0
2.5 tLXCLK_RX
ns
tCONNOW
Connectivity Pulse Output Width
1.5 tLXCLK_RX
ns
1 The link clock ratio (LR) is 2, 3, 4, or 8 as set by the SPD bits in the LCTLx register.
2 The maximum LxCLK is 125 MHz. LR = 2 may not be used when CCLK 250 MHz.
3 The formula for this parameter applies when LR is 2.
4 The formula for this parameter applies when LR is 3, 4, or 8.
Figure 18. Link Ports—Receive
LxCLKIN
LxCLKOUT
LxDAT7–0
LxDIR
1
2
3
4
5
6
7
8
0
9
10
11
12
13
14
15
tLxCLK_Rx
tCONNV
tLxCLKH_Rx
tLxCLKL_Rx
tCONNOW
tDIS
tDIH
tDIS
tDIH
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