參數(shù)資料
型號(hào)： CDB4351
廠商： Cirrus Logic Inc
文件頁數(shù)： 9/37頁
文件大?。?/td> 0K
描述： BOARD EVAL FOR CS4351 DAC
標(biāo)準(zhǔn)包裝： 1
系列： Popguard®
DAC 的數(shù)量： 2
位數(shù)： 24
采樣率（每秒）： 192k
數(shù)據(jù)接口： 串行
DAC 型： 電壓
工作溫度： -10°C ~ 70°C
已供物品： 板，纜線，CD
已用 IC / 零件： CS4351
產(chǎn)品目錄頁面： 757 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： CS4351-DZZ-ND - IC DAC STER 112DB 192KHZ 20TSSOP
598-1055-5-ND - IC DAC STER 112DB 192KHZ 20TSSOP
其它名稱： 598-1152
DS566F1
17
CS4351
least 32 cycles per LRCK period in format 2, 48 cycles in format 3, 40 cycles in format 4, and 36 cycles
in format 5.
4.4
De-Emphasis Control
The device includes on-chip digital de-emphasis. Figure 8 shows the de-emphasis curve for Fs equal to 44.1
kHz. The frequency response of the de-emphasis curve will scale proportionally with changes in sample
rate, Fs.
Note:
De-emphasis is only available in Single-Speed Mode.
LR C K
SC L K
Left C ha nnel
Righ t C ha n nel
SDIN
+3 +2 +1
+5 +4
MSB
-1 -2 -3 -4 -5
+3 +2 +1
+5 +4
-1 -2 -3 -4
LSB
MSB
LSB
Figure 5. Left-Justified up to 24-Bit Data
LR C K
SCL K
Left C ha nnel
Rig h t Channel
SDIN
+3 +2 +1
+5 +4
MSB
-1 -2 -3 -4 -5
+3 +2 +1
+5 +4
-1 -2 -3 -4
MSB
LSB
Figure 6. IS, up to 24-Bit Data
LRCK
SCLK
Left Chan ne l
SDIN
-6 -5 -4 -3 -2 -1
-7
+1 +2 +3 +4 +5
MSB
R ight Cha nne l
LSB
MSB
+1 +2 +3 +4 +5
LSB
-6 -5 -4 -3 -2 -1
-7
MSB
Figure 7. Right-Justified Data
Gain
dB
-10dB
0dB
Frequency
T2 = 15 s
T1=50 s
F1
F2
3.183 kHz
10.61 kHz
Figure 8. De-Emphasis Curve
相關(guān)PDF資料
PDF描述
VI-B11-EY CONVERTER MOD DC/DC 12V 50W
GMA10DRMD-S288 CONN EDGECARD 20POS .125 EXTEND
GBM28DCWI CONN EDGECARD 56POS DIP .156 SLD
STD03W-R WIRE & CABLE MARKERS
AD9739A-FMC-EBZ BOARD EVAL W/FMC CONN FPGA DEV
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參數(shù)描述
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