參數(shù)資料
型號： CY8C22213-24SIT
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： 外設及接口
英文描述： PSoC Mixed Signal Array
中文描述： MULTIFUNCTION PERIPHERAL, PDSO20
封裝： 0.300 INCH, MO-119, SOIC-20
文件頁數(shù)： 204/304頁
文件大?。?/td> 2956K
代理商： CY8C22213-24SIT
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17. Digital Blocks
CY8C22xxx Preliminary Data Sheet
204
Document No. 38-12009 Rev. *D
December 22, 2003
17.2.5
DxBxxIN Registers
The Input registers are 8 bits and consist of two 4-bit fields
to control each of the 16-1 Clock and Data input multiplex-
ers. The meaning of these fields depends on the external
clock and data connections, which is context specific.
Table 17-16. Digital Block Input Definitions
* The Dead Band reference input does not use the auxiliary input multiplexer.
It is hardwired to be the primary output of the previous block.
** For CRC computation, the input data is a serial data stream synchronized
to the clock. For PRS mode, this input should be forced to logic ‘0’.
For additional information, reference the
DxBxxIN register
on page 151
.
17.2.6
DxBxxOU Registers
The Output registers contains two 3-bit fields: two bits to
select and one bit to enable the tri-state drivers for the pri-
mary and auxiliary outputs, to drive onto the row output bus.
In one case, that of the SPI Slave, the meaning of the Auxil-
iary IO Select bits is different. The SPI Slave function is
unique in that it has three function inputs and one function
output defined. In this configuration, the auxiliary row output
drivers are disabled and the bits are used to select one of
four inputs from the auxiliary data input multiplexer (normally
connected to row inputs), which is used as the SS_ (Slave
Select) signal. The Aux IO Enable bit also has a different
meaning in SPI Slave mode. If set, the SS_ signal is inter-
nally forced active and therefore, driving the SS_ from an
auxiliary data input would not be required.
The Output register also contains the clock synchronization
bits. These two bits are used to enable the synchronization,
and select between SYSCLK and SYSCLKX2. When
enabled, the input clock is resynchronized to the selected
system clock, which occurs after the 16-1 multiplexing. This
minimizes clock skew incurred in the generation of clocks,
which can be derived from a wide variety of sources and
paths. Under normal circumstances, synchronization should
be enabled. Care should be taken to resynchronize
SYSCLKX2 clock sources to the SYSCLKX2 system clock.
The resynchronization should only be disabled in cases
where asynchronous external inputs are used, such as in
SPI Slave configurations.
* The UART blocks generate an SPI mode 3 style clock that is only active dur-
ing the data bits of a received or transmitted byte.
** In the SPIS, the field that is used to select the auxiliary output is used to
control the auxiliary input to select the SS_.
For additional information, reference the
DxBxxOU register
on page 152
.
17.3
Timing Diagrams
The timing diagrams in this section are presented according
to their functionality and are in the following order.
“Timer Timing” on page 205
I
“Counter Timing” on page 206
I
“Dead Band Timing” on page 206
I
“CRCPRS Timing” on page 208
I
“SPI Mode Timing” on page 208
I
“SPIM Timing” on page 209
I
“SPIS Timing” on page 212
I
“Transmitter Timing” on page 215
I
“Receiver Timing” on page 216
I
Inputs
CLK
CLK
CLK
CLK
CLK
CLK
SCLK
DATA
Capture
Enable
Kill
Serial Data **
MISO
MOSI
N/A
RXD
Auxiliary
N/A
N/A
Reference *
N/A
N/A
SS_
N/A
N/A
Timer
Counter
Dead Band
CRCPRS
SPIM
SPIS
Transmitter
Receiver
8X Baud CLK
8X Baud CLK
Table 17-17. Digital Block Output Definitions
Outputs
Auxiliary
Compare
Primary
Terminal Count
Interrupt
Terminal Count or
Compare
Terminal Count or
Compare
Phase 1
Compare
TX Reg Empty or
SPI Complete
TX Reg Empty or
SPI Complete
TX Reg Empty or
TX Compete
RX Reg Full
Timer
Counter
Compare
Terminal Count
Dead Band
CRCPRS
SPIM
Phase 1
MSB
MOSI
Phase 2
Compare
SCLK
SPIS
MISO
N/A **
Transmitter
TXD
SCLK *
Receiver
RXD
SCLK *
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CY8C24794-SPPVX Environmentally sealed limit switch with Leadwire termination, Rotary Roller Lever actuation, Double Pole Double Throw (DPDT) Circuitry, 5 A (Resistive) ampere rating at 28 Vdc, Military Part Number MS21320-2
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