參數(shù)資料
型號(hào)： DS21Q55DK
英文描述： Quad T1/E1/J1 Transceiver Design Kit Daughter Card
中文描述： 四路T1/E1/J1收發(fā)器開發(fā)板子卡
文件頁(yè)數(shù)： 79/99頁(yè)
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代理商： DS21Q55DK
DS21Q50
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22. FUNCTIONAL TIMING DIAGRAMS
22.1 RECEIVE
Figure 22-1 RECEIVE FRAME AND MULTIFRAME TIMING
FRAME#
1
2
3
4
5
6
NOTES:
1. RSYNC in frame/output mode (RCR.6 = 0)
2. RSYNC in multiframe/output mode (RCR.6 = 1)
3. This diagram assumes the CAS MF begins in the RAF frame
Figure 22-2 RECEIVE BOUNDARY TIMING (with elastic store disabled)
Figure 22-3 RECEIVE BOUNDARY TIMING (with elastic store enabled)
SYSCLK
CHANNEL 31
CHANNEL 32
NOTES:
1. RSYNC is in the output mode (RCR.5 = 0)
2. RSYNC is in the input mode (RCR.5 = 1)
CHANNEL 32
CHANNEL 1
CHANNEL 2
RCLK
RSER
RSYNC
LSB
MSB
Si
1
A
Sa4 Sa5 Sa6 Sa7 Sa8
RSER
CHANNEL 1
RSYNC
1
RSYNC
2
LSB MSB
LSB MSB
7
8
9
10
11
12
13
14
15
16
1
RSYNC
1
RSYNC
2
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PDF描述
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