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參數(shù)資料
| 型號： | DS3171 |
| 英文描述： | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| 中文描述： | 單/雙/三/四路、DS3/E3單芯片收發(fā)器 |
| 文件頁數(shù)： | 32/232頁 |
| 文件大小： | 2133K |
| 代理商： | DS3171 |
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DS3171/DS3172/DS3173/DS3174
32 of 230
PIN NAME
TYPE
PIN DESCRIPTION
for the reference clock for the TSERn signal.
This signal can be inverted.
Framer Start Of Frame / Data Enable
See
Table 10-21.
TSOFOn
: When the port framer is configured for the DS3 or E3 framed modes and
the TSOFOn pin function is selected, this signal is used to indicate the start of the
DS3/E3 frame on the TSERn pin. This signal pulses high three clocks before the first
overhead bit in a DS3 or E3 frame that will be input on TSERn. The signal is updated
on the positive clock edge of the referenced clock pin if the clock pin signal is not
inverted, otherwise it is updated on the falling edge of the clock. The signal is typically
referenced to the TCLKIn transmit clock input pins, but it can be referenced to the
TLCLKn, TCLKOn, RCLKOn and RLCLKn clock pins.
This signal can be inverted.
TDENn
: When the port framer is configured for the DS3 or E3 framed modes and the
TDENn pin function is selected, this signal is used to mark the DS3/E3 frame bits on
the TSERn pin. The signal goes high three clocks before the start of DS3/E3 payload
bits and goes low three clocks before the end of the DS3/E3 payload bits. The signal
is updated on the positive clock edge of the referenced clock pin if the clock pin signal
is not inverted, otherwise it is updated on the falling edge of the clock. The signal is
typically referenced to the TCLKIn transmit clock input pins, but it can be referenced
to the TLCLKn, TCLKOn, RCLKOn and RLCLKn clock pins.
This signal can be inverted.
Receive Serial Data
RSERn
: When the port framer is configured for the DS3 or E3 framed modes, this pin
outputs the receive data signal from the LIU or receive line pins. The signal is updated
on the positive clock edge of the referenced clock pin if the clock pin signal is not
inverted, otherwise it is updated on the falling edge of the clock. The signal is typically
referenced to the RCLKOn receive clock output pin, but it can be referenced to the
RGCLKn and RLCLKn clock pins.
This signal can be inverted
o
DS3: 44.736 Mbps +20ppm
o
E3: 34.368 Mbps +20ppm
Receive Clock Output / Gapped Clock
See
Table 10-24.
RCLKOn
: When the port framer is configured for the DS3 or E3 framed modes and
RCLKOn is selected, this clock output signal is active. It is the same as the internal
receive framer clock. This clock is typically used for the reference clock for the
RSERn, RSOFOn / RDENn signals but can also be used as the reference for the
RPOSn / RDATn, RNEGn / RLCVn, TSOFIn, TSERn, TSOFOn / TDENn, TPOSn /
TDATn and TNEGn signals.
This signal can be inverted.
o
DS3: 44.736 MHz +20 ppm
o
E3: 34.368 MHz +20 ppm
RGCLKn
: When the port is configured for DS3/E3 framed mode and RGCLKn is
selected, this gated clock output signal is active. It is the same as the internal receive
framer clock gated by RDENn. This clock is typically used for the reference clock for
the RSERn.
This signal can be inverted
Receive Framer Start Of Frame /Data Enable
See
Table 10-23.
RSOFOn
: When the port framer is configured for the DS3 or E3 framed modes and
the RSOFOn pin function is enabled, this signal is used to indicate the start of the
DS3/E3 frame. This signal indicates the first DS3/E3 overhead bit on the RSERn pin
when high. The signal is updated on the positive clock edge of the referenced clock
pin if the clock pin signal is not inverted, otherwise it is updated on the falling edge of
TSOFOn /
TDENn
O
RSERn
O
RCLKOn /
RGCLKn
O
RSOFOn /
RDENn
O
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PDF描述 |
|---|---|
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