參數(shù)資料
型號： DS3171
英文描述： Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers
中文描述： 單/雙/三/四路、DS3/E3單芯片收發(fā)器
文件頁數(shù)： 6/232頁
文件大小： 2133K
代理商： DS3171
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DS3171/DS3172/DS3173/DS3174
6 of 230
10.10.4
Transmit Line Interface ......................................................................................................................105
10.10.5
Receive Line Interface .......................................................................................................................105
10.10.6
B3ZS/HDB3 Decoder.........................................................................................................................105
10.11
BERT.........................................................................................................................................................107
10.11.1
General Description ...........................................................................................................................107
10.11.2
Features.............................................................................................................................................107
10.11.3
Configuration and Monitoring.............................................................................................................107
10.11.4
Receive Pattern Detection .................................................................................................................108
10.11.5
Transmit Pattern Generation..............................................................................................................110
10.12
LIU – L
INE
I
NTERFACE
U
NIT
........................................................................................................................111
10.12.1
General Description ...........................................................................................................................111
10.12.2
Features.............................................................................................................................................111
10.12.3
Detailed Description...........................................................................................................................112
10.12.4
Transmitter.........................................................................................................................................112
10.12.5
Receiver.............................................................................................................................................113
11
OVERALL REGISTER MAP
12
REGISTER MAPS AND DESCRIPTIONS
12.1
R
EGISTERS
B
IT
M
APS
..................................................................................................................................119
12.1.1
Global Register Bit Map.....................................................................................................................119
12.1.2
HDLC Register Bit Map......................................................................................................................122
12.1.3
T3 Register Bit Map ...........................................................................................................................124
12.1.4
E3 G.751 Register Bit Map ................................................................................................................124
12.1.5
E3 G.832 Register Bit Map ................................................................................................................125
12.1.6
Clear Channel Register Bit Map ........................................................................................................126
12.2
G
LOBAL
R
EGISTERS
....................................................................................................................................127
12.2.1
Register Bit Descriptions....................................................................................................................127
12.3
P
ER
P
ORT
C
OMMON
....................................................................................................................................135
12.3.1
Register Bit Descriptions....................................................................................................................135
12.4
BERT.........................................................................................................................................................146
12.4.1
BERT Register Map...........................................................................................................................146
12.4.2
BERT Register Bit Descriptions.........................................................................................................146
12.5
B3ZS/HDB3 L
INE
E
NCODER
/D
ECODER
.......................................................................................................153
12.5.1
Transmit Side Line Encoder/Decoder Register Map .........................................................................153
12.5.2
Receive Side Line Encoder/Decoder Register Map ..........................................................................154
12.6
HDLC.........................................................................................................................................................158
12.6.1
HDLC Transmit Side Register Map....................................................................................................158
12.6.2
HDLC Receive Side Register Map.....................................................................................................161
12.7
FEAC C
ONTROLLER
...................................................................................................................................165
12.7.1
FEAC Transmit Side Register Map....................................................................................................165
12.7.2
FEAC Receive Side Register Map.....................................................................................................167
12.8
T
RAIL
T
RACE
...............................................................................................................................................170
12.8.1
Trail Trace Transmit Side...................................................................................................................170
12.8.2
Trail Trace Receive Side Register Map.............................................................................................171
12.9
DS3/E3 F
RAMER
........................................................................................................................................176
12.9.1
Transmit DS3 .....................................................................................................................................176
12.9.2
Receive DS3 Register Map................................................................................................................178
12.9.3
Transmit G.751 E3.............................................................................................................................186
12.9.4
Receive G.751 E3 Register Map .......................................................................................................188
12.9.5
Transmit G.832 E3 Register Map ......................................................................................................193
12.9.6
Receive G.832 E3 Register Map .......................................................................................................196
12.9.7
Transmit Clear Channel.....................................................................................................................204
12.9.8
Receive Clear Channel......................................................................................................................205
13
JTAG INFORMATION
13.1
JTAG D
ESCRIPTION
....................................................................................................................................207
13.2
JTAG TAP C
ONTROLLER
S
TATE
M
ACHINE
D
ESCRIPTION
.............................................................................207
13.3
JTAG I
NSTRUCTION
R
EGISTER AND
I
NSTRUCTIONS
......................................................................................209
116
119
207
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