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參數(shù)資料
| 型號： | DSP56367UM |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 30/100頁 |
| 文件大?。?/td> | 1039K |
| 代理商： | DSP56367UM |
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Phase Lock Loop (PLL) Characteristics
DSP56367 Technical Data, Rev. 2.1
3-6
Freescale Semiconductor
3.8
Phase Lock Loop (PLL) Characteristics
4
EXTAL cycle time
2
With PLL disabled
With PLL enabled
ET
C
6.7 ns
6.7 ns
∞
273.1
μ
s
7
Instruction cycle time = I
CYC
= T
C4
With PLL disabled
With PLL enabled
I
CYC
13.33 ns
6.67 ns
∞
8.53
μ
s
1
Measured at 50% of the input transition.
2
The maximum value for PLL enabled is given for minimum V
CO
and maximum MF.
3
The indicated duty cycle is for the specified maximum frequency for which a part is rated. The minimum clock high or low time
required for correct operation, however, remains the same at lower operating frequencies; therefore, when a lower clock
frequency is used, the signal symmetry may vary from the specified duty cycle as long as the minimum high time and low time
requirements are met.
4
The maximum value for PLL enabled is given for minimum V
CO
and maximum DF.
Table 3-6 PLL Characteristics
Characteristics
Min
Max
Unit
V
CO
frequency when PLL enabled (MF
×
E
f
×
2/PDF)
30
300
MHz
PLL external capacitor (PCAP pin to V
CCP
) (C
PCAP1)
@ MF
≤
4
@ MF > 4
1
C
PCAP
is the value of the PLL capacitor (connected between the PCAP pin and V
CCP
). The recommended value in pF for
C
PCAP
can be computed from one of the following equations:
(MF x 680)-120, for MF
≤
4, or
MF x 1100, for MF > 4.
(MF
×
580)
100
MF
×
830
(MF
×
780)
140
MF
×
1470
pF
Table 3-5 Clock Operation (continued)
No.
Characteristics
Symbol
Min
Max
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