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參數(shù)資料
| 型號(hào)： | DSP56367UM |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 50/100頁(yè) |
| 文件大小： | 1039K |
| 代理商： | DSP56367UM |
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External Memory Expansion Port (Port A)
DSP56367 Technical Data, Rev. 2.1
3-26
Freescale Semiconductor
183
WR assertion to RAS deassertion
t
RWL
15.75
×
T
C
4.3
153.2
—
ns
184
WR assertion to CAS deassertion
t
CWL
14.25
×
T
C
4.3
138.2
—
ns
185
Data valid to CAS assertion (write)
t
DS
8.75
×
T
C
4.0
83.5
—
ns
186
CAS assertion to data not valid (write)
t
DH
6.25
×
T
C
4.0
58.5
—
ns
187
RAS assertion to data not valid (write)
t
DHR
9.75
×
T
C
4.0
93.5
—
ns
188
WR assertion to CAS assertion
t
WCS
9.5
×
T
C
4.3
90.7
—
ns
189
CAS assertion to RAS assertion (refresh)
t
CSR
1.5
×
T
C
4.0
11.0
—
ns
190
RAS deassertion to CAS assertion (refresh)
t
RPC
4.75
×
T
C
4.0
43.5
—
ns
191
RD assertion to RAS deassertion
t
ROH
15.5
×
T
C
4.0
151.0
—
ns
192
RD assertion to data valid
t
GA
14
×
T
C
5.7
—
134.3
ns
193
RD deassertion to data not valid
5
t
GZ
0.0
—
ns
194
WR assertion to data active
0.75
×
T
C
– 1.5
6.0
—
ns
195
WR deassertion to data high impedance
0.25
×
T
C
—
2.5
ns
1
The number of wait states for an out-of-page access is specified in the DCR.
2
The refresh period is specified in the DCR.
3
An expression is used to compute the maximum or minimum value listed (or both if the expression includes ±).
4
Either t
RCH
or t
RRH
must be satisfied for read cycles.
5
RD deassertion always occurs after CAS deassertion; therefore, the restricted timing is t
OFF
and not t
GZ
.
Table 3-13 DRAM Out-of-Page and Refresh Timings, Fifteen Wait States
1, 2
(continued)
No.
Characteristics
Symbol
Expression
3
100 MHz
Unit
Min
Max
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