Delay from SCK high to SC2 (bl) high - Master5 " />
參數(shù)資料
型號(hào)： DSP56857BUE
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 32/53頁(yè)
文件大?。?/td> 0K
描述： IC DSP 16BIT 120MHZ 100-LQFP
標(biāo)準(zhǔn)包裝： 90
系列： 568xx
核心處理器： 56800E
芯體尺寸： 16-位
速度： 120MHz
連通性： SCI，SPI，SSI
外圍設(shè)備： DMA，POR，WDT
輸入/輸出數(shù)： 47
程序存儲(chǔ)器容量： 80KB（40K x 16）
程序存儲(chǔ)器類型： SRAM
RAM 容量： 24K x 16
電壓 - 電源 (Vcc/Vdd)： 1.62 V ~ 1.98 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-LQFP
包裝： 托盤(pán)
56857 Technical Data, Rev. 6
38
Freescale Semiconductor
Delay from SCK high to SC2 (bl) high - Master5
tTFSBHM
-1.0
—
1.0
ns
Delay from SCK high to SC2 (wl) high - Master5
tTFSWHM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (bl) high - Master5
tRFSBHM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (wl) high - Master5
tRFSWHM
-1.0
—
1.0
ns
Delay from SCK high to SC2 (bl) low - Master5
tTFSBLM
-1.0
—
1.0
ns
Delay from SCK high to SC2 (wl) low - Master5
tTFSWLM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (bl) low - Master5
tRFSBLM
-1.0
—
1.0
ns
Delay from SC0 high to SC1 (wl) low - Master5
tRFSWLM
-1.0
—
1.0
ns
SCK high to STD enable from high impedance - Master
tTXEM
-0.1
—
2
ns
SCK high to STD valid - Master
tTXVM
-0.1
—
2
ns
SCK high to STD not valid - Master
tTXNVM
-0.1
—
ns
SCK high to STD high impedance - Master
tTXHIM
-4
—
0
ns
SRD Setup time before SC0 low - Master
tSM
4—
—
ns
SRD Hold time after SC0 low - Master
tHM
4—
—
ns
Synchronous Operation (in addition to standard internal clock parameters)
SRD Setup time before SCK low - Master
tTSM
4—
—
ns
SRD Hold time after SCK low - Master
tTHM
4—
—
ns
1. Master mode is internally generated clocks and frame syncs
2. Max clock frequency is IP_clk/4 = 60MHz / 4 = 15MHz for an 120MHz part.
3. All the timings for the ESSI are given for a non-inverted serial clock polarity (TSCKP=0 in SCR2 and RSCKP=0 in SCSR)
and a non-inverted frame sync (TFSI=0 in SCR2 and RFSI=0 in SCSR). If the polarity of the clock and/or the frame sync
have been inverted, all the timings remain valid by inverting the clock signal SCK/SC0 and/or the frame sync SC2/SC1 in
the tables and in the figures.
4. 50 percent duty cycle
5. bl = bit length; wl = word length
Table 4-11 ESSI Master Mode1 Switching Characteristics (Continued)
Operating Conditions: VSS = VSSIO = VSSA = 0 V, VDD = 1.62-1.98V, VDDIO = VDDA = 3.0–3.6V, TA = –40° to +120°C, CL ≤ 50pF, fop = 120MHz
Parameter
Symbol
Min
Typ
Max
Units
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