DRAM Page Mode Timings, One Wait State (Low-Power Applicatio" />
參數(shù)資料
型號(hào)： DSPB56366AG120
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 49/110頁(yè)
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 120MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 110°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤(pán)
DSP56366 Technical Data, Rev. 3.1
Freescale Semiconductor
3-17
Table 3-9
DRAM Page Mode Timings, One Wait State (Low-Power Applications)1, 2, 3
No.
Characteristics
Symbol
Expression
20 MHz4
30 MHz4
Unit
Min
Max
Min
Max
131
Page mode cycle time for two consecutive
accesses of the same direction
Page mode cycle time for mixed (read and
write) accesses
tPC
2
× T
C
1.25
× T
C
100.0
62.5
—
66.7
41.7
—
ns
132
CAS assertion to data valid (read)
tCAC
TC 7.5
—
42.5
—
25.8
ns
133
Column address valid to data valid (read)
tAA
1.5
× T
C 7.5
—
67.5
—
42.5
ns
134
CAS deassertion to data not valid (read hold
time)
tOFF
0.0
—
0.0
—
ns
135
Last CAS assertion to RAS deassertion
tRSH
0.75
× T
C 4.0
33.5
—
21.0
—
ns
136
Previous CAS deassertion to RAS
deassertion
tRHCP
2
× T
C 4.0
96.0
—
62.7
—
ns
137
CAS assertion pulse width
tCAS
0.75
× T
C 4.0
33.5
—
21.0
—
ns
138
Last CAS deassertion to RAS deassertion5
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
tCRP
1.75
× T
C 6.0
3.25
× T
C 6.0
4.25
× T
C 6.0
6.25
× T
C – 6.0
81.5
156.5
206.5
306.5
—
52.3
102.2
135.5
202.1
—
ns
139
CAS deassertion pulse width
tCP
0.5
× T
C 4.0
21.0
—
12.7
—
ns
140
Column address valid to CAS assertion
tASC
0.5
× T
C 4.0
21.0
—
12.7
—
ns
141
CAS assertion to column address not valid
tCAH
0.75
× T
C 4.0
33.5
—
21.0
—
ns
142
Last column address valid to RAS
deassertion
tRAL
2
× T
C 4.0
96.0
—
62.7
—
ns
143
WR deassertion to CAS assertion
tRCS
0.75
× T
C 3.8
33.7
—
21.2
—
ns
144
CAS deassertion to WR assertion
tRCH
0.25
× T
C 3.7
8.8
—
4.6
—
ns
145
CAS assertion to WR deassertion
tWCH
0.5
× T
C 4.2
20.8
—
12.5
—
ns
146
WR assertion pulse widt
h
tWP
1.5
× T
C 4.5
70.5
—
45.5
—
ns
147
Last WR assertion to RAS deassertion
tRWL
1.75
× T
C 4.3
83.2
—
54.0
—
ns
148
WR assertion to CAS deassertion
tCWL
1.75
× T
C 4.3
83.2
—
54.0
—
ns
149
Data valid to CAS assertion (Write)
tDS
0.25
× T
C 4.0
8.5
—
4.3
—
ns
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