5 All the timings are calculated for the worst " />
參數(shù)資料
型號： DSPB56366AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 52/110頁
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時鐘速率： 120MHz
非易失內(nèi)存： ROM（240 kB）
芯片上RAM： 69kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 110°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
DSP56366 Technical Data, Rev. 3.1
3-20
Freescale Semiconductor
5 All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC equals 3 × TC for
read-after-read or write-after-write sequences).
6 BRW[1:0] (DRAM Control Register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
7 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-11
DRAM Page Mode Timings, Three Wait States1, 2, 3
No.
Characteristics
Symbol
Expression4
Min
Max
Unit
131 Page mode cycle time for two consecutive accesses of the same
direction
Page mode cycle time for mixed (read and write) accesses
tPC
2
× T
C
1.25
× T
C
40.0
35.0
—
ns
132 CAS assertion to data valid (read)
tCAC
2
× T
C 7.0
—
13.0
ns
133 Column address valid to data valid (read)
tAA
3
× T
C 7.0
—
23.0
ns
134 CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
ns
135 Last CAS assertion to RAS deassertion
tRSH
2.5
× T
C 4.0
21.0
—
ns
136 Previous CAS deassertion to RAS deassertion
tRHCP
4.5
× T
C 4.0
41.0
—
ns
137 CAS assertion pulse width
tCAS
2
× T
C 4.0
16.0
—
ns
138 Last CAS deassertion to RAS assertion5
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
tCRP
2.25
× T
C 6.0
3.75
× T
C 6.0
4.75
× T
C 6.0
6.75
× T
C 6.0
—
41.5
61.5
—
ns
139 CAS deassertion pulse width
tCP
1.5
× T
C 4.0
11.0
—
ns
140 Column address valid to CAS assertion
tASC
TC 4.0
6.0
—
ns
141 CAS assertion to column address not valid
tCAH
2.5
× T
C 4.0
21.0
—
ns
142 Last column address valid to RAS deassertion
tRAL
4
× T
C 4.0
36.0
—
ns
143 WR deassertion to CAS assertion
tRCS
1.25
× T
C 4.0
8.5
—
ns
144 CAS deassertion to WR assertion
tRCH
0.75
× T
C 4.0
3.5
—
ns
145 CAS assertion to WR deassertion
tWCH
2.25
× T
C 4.2
18.3
—
ns
146 WR assertion pulse width
tWP
3.5
× T
C 4.5
30.5
—
ns
147 Last WR assertion to RAS deassertion
tRWL
3.75
× T
C 4.3
33.2
—
ns
148 WR assertion to CAS deassertion
tCWL
3.25
× T
C 4.3
28.2
—
ns
149 Data valid to CAS assertion (write)
tDS
0.5
× T
C 4.0
1.0
—
ns
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