參數(shù)資料
型號(hào)： E5551A-DIT
廠商： ATMEL CORP
元件分類： 通信及網(wǎng)絡(luò)
英文描述： SPECIALTY TELECOM CIRCUIT, UUC7
封裝： DIE-7
文件頁數(shù)： 270/1069頁
文件大?。?/td> 14303K
代理商： E5551A-DIT
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270
SAM4CP [DATASHEET]
43051E–ATPL–08/14
15.4.3.2 Backup Reset
A Backup reset occurs when the chip exits from Backup Mode. While exiting Backup mode, the vddcore_nreset signal is
asserted by the Supply Controller.
Field RSTC_SR.RSTTYP is updated to report a Backup Reset.
15.4.3.3 Watchdog Reset
The Watchdog Reset is entered when a watchdog fault occurs. This reset lasts 3
Slow Clock cycles.
When in Watchdog Reset, assertion of the reset signals depends on the WDRPROC bit in the WDT_MR:
If WDRPROC = 0, the Processor Reset and the Peripheral Reset are asserted. The NRST line is also asserted,
depending on how field RSTC_MR.ERSTL is programmed. However, the resulting low level on NRST does not
result in a User Reset state.
If WDRPROC = 1, only the processor reset is asserted.
The Watchdog Timer is reset by the proc_nreset signal. As the watchdog fault always causes a processor reset if
WDRSTEN in the WDT_MR is set, the Watchdog Timer is always reset after a Watchdog Reset, and the Watchdog is
enabled by default and with a period set to a maximum.
When bit WDT_MR. WDRSTEN is reset, the watchdog fault has no impact on the reset controller.
Figure 15-4.
Watchdog Reset
15.4.3.4 Software Reset
The Reset Controller offers several commands to assert the different reset signals. These commands are performed by
writing the Control Register (RSTC_CR) or Coprocessor Mode Register with the following bits at 1:
RSTC_CR.PROCRST: Writing a 1 to PROCRST resets the processor and the watchdog timer.
RSTC_CR.PERRST: Writing a 1 to PERRST resets all the embedded peripherals associated to processor
whereas the coprocessor peripherals are not reset, including the memory system, and, in particular, the Remap
Command. The Peripheral Reset is generally used for debug purposes.
Except for debug purposes, PERRST must always be used in conjunction with PROCRST (PERRST and
PROCRST set both at 1 simultaneously).
RSTC_CPMR.CPROCEN: Writing a 0 to CPROCEN resets the coprocessor only.
Only if
WDRPROC = 0
SLCK
periph_nreset
proc_nreset
wd_fault
NRST
(nrst_out)
EXTERNAL RESET LENGTH
8 cycles (ERSTL=2)
MCK
Processor Startup
= 2 cycles
Any
Freq.
RSTTYP
Any
XXX
0x2 = Watchdog Reset
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