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參數(shù)資料
| 型號： | EPM7064AETI44-7N |
| 廠商： | Altera |
| 文件頁數(shù)： | 26/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 7000 CPLD 64 44-TQFP |
| 產(chǎn)品變化通告： | Bond Wire Change 4/Sept/2008 |
| 標準包裝： | 480 |
| 系列： | MAX® 7000A |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 4 |
| 宏單元數(shù)： | 64 |
| 門數(shù)： | 1250 |
| 輸入/輸出數(shù)： | 36 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-TQFP |
| 供應(yīng)商設(shè)備封裝： | 44-TQFP（10x10） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 604 (CN2011-ZH PDF) |
| 其它名稱： | 544-2011 EPM7064AETI44-7N-ND |
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32
Altera Corporation
MAX 7000A Programmable Logic Device Data Sheet
Figure 11. MAX 7000A Timing Model
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin-to-pin timing delays, can be calculated
as the sum of internal parameters. Figure 12 shows the timing relationship
between internal and external delay parameters.
information.
Logic Array
Delay
t LAD
Output
Delay
t OD3
t OD2
t OD1
t XZ
Z
t X1
t ZX2
t ZX3
Input
Delay
t IN
Register
Delay
t SU
t H
t PRE
t CLR
t RD
t COMB
t FSU
t FH
PIA
Delay
t PIA
Shared
Expander Delay
t SEXP
Register
Control Delay
t LAC
t IC
t EN
I/O
Delay
t IO
Global Control
Delay
t GLOB
Internal Output
Enable Delay
t IOE
Parallel
Expander Delay
t PEXP
Fast
Input Delay
t FIN
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-21B-CY-F3 | CONVERTER MOD DC/DC 95V 50W |
| 4-640861-5 | 15P MTA156 EDGE CONN ASSY LF |
| GBC17DRES-S13 | CONN EDGECARD 34POS .100 EXTEND |
| EPM7064STI44-7 | IC MAX 7000 CPLD 64 44-TQFP |
| LTC4224IDDB-1#TRPBF | IC CNTRLR HOT SWAP DUAL 10-DFN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EPM7064B | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Programmable Logic Device |
| EPM7064BBC169-3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPM7064BBC169-5 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPM7064BBC169-7 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPM7064BBC49-3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
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