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Agere Systems Inc.
135
Data Sheet, Rev. 2
October 2001
FW323 05
1394A PCI PHY/Link Open Host Controller Interface
Internal Registers
(continued)
Asynchronous DMA Control
This register is accessible via the PCI bus at offset 0x808.
Table 118. Asynchronous DMA Control Registers Description
Bits
23:16
Field
Description
AT FIFO Threshold The number of quadlets of a packet that must be in the AT FIFO before
the link will be notified that there is an asynchronous packet to be trans-
mitted. (The link will also be signaled that a packet is available for trans-
mission if the entire packet is in the FIFO, regardless of its size.)
Defaults to a value of 0x10 (256 quadlets).
AT Maximum Burst The maximum number of quadlets that will be fetched by the AT and
physical read response units in one PCI transaction. The maximum
burst is 16 * (n + 1) quadlets. Defaults to 7 (128 quadlets).
AT Threshold
Along with the amount of data remaining to be fetched from the current
host memory buffer, this field defines the number of quadlets that can
be written to the AT FIFO before the AT and physical read response
units will request access to the PCI bus. The threshold is
16 * (n + 1) quadlets and defaults to 3 (64 quadlets).
AR Maximum Burst The maximum number of quadlets that will be written by the AR and
physical write units in one PCI transaction. The maximum burst is
16 * (n + 1) quadlets. Defaults to 7 (128 quadlets).
AR Threshold
Along with the space remaining in the current host memory buffer, this
field defines the number of quadlets that must be available in the AR
FIFO before the AR unit will request access to the PCI bus. For the
physical write unit, this value defines the minimum PCI burst, packet
size permitting. The threshold is 16 * (n + 1) quadlets and defaults to
3 (64 quadlets).
15:12
11:8
7:4
3:0
相關(guān)PDF資料 |
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