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參數資料
| 型號： | FW323 |
| 英文描述： | 1394A PCI PHY/Link Open Host Controller Interface |
| 中文描述： | 1394A端口物理層的PCI /鏈接開放主機控制器接口 |
| 文件頁數： | 132/152頁 |
| 文件大?。?/td> | 1625K |
| 代理商： | FW323 |
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132
Agere Systems Inc.
FW323 05
1394A PCI PHY/Link Open Host Controller Interface
Data Sheet, Rev. 2
October 2001
Internal Registers
(continued)
Table 115. Isochronous Receive Context Match Register Description
Bit
31
Field Name
tag3
Type
RW
Description
If this bit is set, then this context matches on iso receive packets with a
tag field of 11b.
If this bit is set, then this context matches on iso receive packets with a
tag field of 10b.
If this bit is set, then this context matches on iso receive packets with a
tag field of 01b.
If this bit is set, then this context matches on iso receive packets with a
tag field of 00b.
Reserved.
Bits 27:25 return 0s when read.
Contains a 15-bit value, corresponding to the low-order 2 bits of cycle-
Seconds and the 13-bit cycleCount field in the cycleStart packet. If iso-
chronous receive context control register bit 29 (cycleMatchEnable) is
set, then this context is enabled for receives when the 2 low-order bits
of the bus isochronous cycle timer register cycleSeconds field (bits
31:25) and cycleCount field (bits 24:12) value equal this field’s (cycleM-
atch) value.
This field contains the 4-bit field which is compared to the sync field of
each iso packet for this channel when the command descriptor’s w field
is set to 11b.
Reserved.
Bit 7 returns 0 when read.
If this bit and bit 29 (tag1) are set, then packets with tag2b01 are
accepted into the context if the two most significant bits of the packets
sync field are 00b. Packets with tag values other than 01b are filtered
according to tag0, tag2, and tag3 (bits 28, 30, and 31, respectively)
without any additional restrictions. If this bit is cleared, then this context
matches on isochronous receive packets as specified in bits 28:31
(tag0:tag3) with no additional restrictions.
This 6-bit field indicates the isochronous channel number for which this
isochronous receive DMA context accepts packets.
30
tag2
RW
29
tag1
RW
28
tag0
RW
27:25
24:12
Reserved
cycleMatch
R
RW
11:8
sync
RW
7
6
Reserved
tag1SyncFilter
R
RW
5:0
channelNumber
RW
相關PDF資料 |
PDF描述 |
|---|---|
| FW32305 | 1394A PCI PHY/Link Open Host Controller Interface |
| FW352 | |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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