參數(shù)資料
型號： FW80200M733
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 7/36頁
文件大?。?/td> 461K
代理商： FW80200M733
Intel
80200 Processor based on Intel
XScale
Microarchitecture
Functional Overview
Datasheet
August 2002
7
2.1
Superpipeline
The Superpipeline is composed of Integer, Multiply-Accumulate (MAC), and memory pipes.
The Integer pipe has seven stages:
Branch Target Buffer (BTB)/Fetch 1
Fetch 2
Decode
Register File/Shift
ALU Execute
State Execute
Integer Writeback
The Memory pipe has eight stages:
the first five stages of the Integer pipe (BTB/Fetch 1 through ALU Execute)
. . . then finish with Memory stages:
Data Cache 1
Data Cache 2
Data Cache Writeback
The MAC pipe has six to nine stages:
the first four stages of the Integer pipe (BTB/Fetch 1 through Register File/ Shift)
. . . then finish with MAC stages:
MAC1
MAC2
MAC3
MAC4
Register Writeback
The MAC pipe supports a data-dependent early terminate where stages MAC2, MAC3, and/or
MAC4 are by-passed.
Deep pipes promote high instruction execution rates only when a means exists to successfully
predict the outcome of branch instructions. The Branch Target Buffer provides such a means.
相關(guān)PDF資料
PDF描述
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