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參數(shù)資料
| 型號(hào)： | HCS12COREUG |
| 廠商： | Motorola, Inc. |
| 英文描述： | MC9S12DT128B |
| 中文描述： | MC9S12DT128B |
| 文件頁(yè)數(shù)： | 50/124頁(yè) |
| 文件大小： | 577K |
| 代理商： | HCS12COREUG |
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MC9S12DT128B Device User Guide — V01.07
50
2.2 Signal Properties Summary
Table 2-1
summarizes the pin functionality. Signals shown in
bold
are not available in the 80 pin
package.
Table 2-1 Signal Properties
Pin Name
Function 1
Pin Name
Function 2
Pin Name
Function 3
Pin Name
Function 4
Pin Name
Function 5
Powered
by
Internal Pull
Resistor
Description
CTRL
Reset
State
NA
NA
None
None
EXTAL
XTAL
RESET
TEST
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
VDDPLL
VDDPLL
VDDR
N.A.
NA
NA
None
None
Oscillator Pins
External Reset
Test Input
Voltage Regulator
Enable Input
PLL Loop Filter
Background Debug,
Tag High, Mode Input
Port AD Input,
Analog Inputs,
External Trigger
Input (ATD1)
Port AD Input,
Analog Inputs
(ATD1)
Port AD Input, Analog
Inputs, External
Trigger Input (ATD0)
Port AD Input, Analog
Inputs (ATD0)
Port A I/O,
Multiplexed
Address/Data
Port B I/O,
Multiplexed
Address/Data
Port E I/O, Access,
Clock Select
Port E I/O, Pipe
Status, Mode Input
Port E I/O, Pipe
Status, Mode Input
Port E I/O, Bus Clock
Output
Port E I/O, Byte
Strobe, Tag Low
Port E I/O, R/W in
expanded modes
VREGEN
—
—
—
—
VDDX
NA
NA
XFC
—
—
—
—
VDDPLL
NA
NA
BKGD
TAGHI
MODC
—
—
VDDR
Always
Up
Up
PAD[15]
AN1[7]
ETRIG1
—
—
VDDA
None
None
PAD[14:8]
AN1[6:0]
—
—
—
VDDA
None
None
PAD[7]
AN0[7]
ETRIG0
—
—
VDDA
None
None
PAD[6:0]
AN0[6:0]
—
—
—
VDDA
None
None
PA[7:0]
ADDR[15:8]/
DATA[15:8]
—
—
—
VDDR
PUCR/
PUPAE
Disabled
PB[7:0]
ADDR[7:0]/
DATA[7:0]
—
—
—
VDDR
PUCR/
PUPBE
Disabled
PE7
NOACC
XCLKS
—
—
VDDR
PUCR/
PUPEE
Up
PE6
IPIPE1
MODB
—
—
VDDR
While RESET pin
low:
Down
PE5
IPIPE0
MODA
—
—
VDDR
PE4
ECLK
—
—
—
VDDR
PUCR/
PUPEE
PUCR/
PUPEE
PUCR/
PUPEE
Up
PE3
LSTRB
TAGLO
—
—
VDDR
Up
PE2
R/W
—
—
—
VDDR
Up
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HCS132KMSR | Radiation Hardened Quad 2-Input NAND Schmitt Trigger |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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