參數(shù)資料
型號(hào)： HM5425801B
廠商： Hitachi,Ltd.
英文描述： 256M SSTL_2 interface DDR SDRAM(256M SSTL_2接口 DDR 同步DRAM)
中文描述： 256M DDR SDRAM的接口SSTL_2（256M SSTL_2接口的DDR同步DRAM）的
文件頁(yè)數(shù)： 44/62頁(yè)
文件大小： 1016K
代理商： HM5425801B
HM5425161B, HM5425801B, HM5425401B Series
44
DC Characteristics
(Ta = 0 to +70C, V
CC
, V
CCQ
= 2.5 V
±
0.2 V, V
SS
, V
SSQ
= 0 V)
(HM5425801B/HM5425401B)
HM5425801B/HM5425401B
-75A
-75B
-10
Parameter
Symbol Min
Max
Min
Max
Min
Max
Unit Test conditions
Notes
Operating current
(ACTV-PRE)
I
CC0
—
TBD
—
TBD
—
TBD
mA
CKE
≥
V
IH
, t
RC
= min 1, 2, 5
Operating current
(ACTV-READ-PRE)
I
CC1
—
TBD
—
TBD
—
TBD
mA
CKE
≥
V
, BL = 2,
CL = 2.5, t
RC
= min
CKE
≤
V
IL
1, 2, 5
Idle power down
standby current
I
CC2P
—
TBD
—
TBD
—
TBD
mA
4
Idle standby current
I
CC2N
I
CC3P
—
TBD
—
TBD
—
TBD
mA
CKE
≥
V
IH
,
CS
≥
V
IH
4
CKE
≤
V
IL
Active power down
standby current
—
TBD
—
TBD
—
TBD
mA
3
Active standby current I
CC3N
—
TBD
—
TBD
—
TBD
mA
CKE
≥
V
IH
,
t
RAS
= max
CKE
≥
V
IH
, BL = 2,
CL = 2.5
3
Operating current
(Burst read operation)
I
CC4R
—
TBD
—
TBD
—
TBD
mA
1, 2, 5,
6
Operating current
(Burst write operation)
I
CC4W
—
TBD
—
TBD
—
TBD
mA
CKE
≥
V
IH
, BL = 2,
CL = 2.5
1, 2, 5,
6
Auto Refresh current
I
CC5
—
TBD
—
TBD
—
TBD
mA
t
= min,
Input
≤
V
IL
or
≥
V
IH
Input
≥
V
– 0.2 V
Input
≤
0.2 V
V
CC
≥
Vin
≥
V
SS
V
CC
≥
Vout
≥
V
SS
I
(max) = –15.2
mA
Self refresh current
I
CC6
—
2
—
2
—
2
mA
Input leakage current
I
LI
–10
10
–10
10
–10
10
μ
A
μ
A
Output leakage current I
LO
Output high voltage
–10
10
–10
10
–10
10
V
OH
V
+
0.76
—
V
+
0.76
—
V
+
0.76
—
V
Output low voltage
V
OL
—
V
–
0.76
—
V
–
0.76
—
V
–
0.76
V
I
OL
(min) = 15.2 mA
Notes: 1. These I
CC
data are measured under condition that DQ pins are not connected.
2. One bank operation.
3. One bank active.
4. All banks idle.
5. Command/Address transition once per one clock cycle.
6. Data/Data mask transition twice per one clock cycle.
7. The I
CC
data on this table are measured with regard to t
CK
= min in general.
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