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參數(shù)資料
| 型號(hào)： | IDT82V2108BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 244/292頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 144-BGA |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 控制器類(lèi)型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA |
| 供應(yīng)商設(shè)備封裝： | 144-PBGA（13x13） |
| 包裝： | 托盤(pán) |
| 其它名稱(chēng)： | 82V2108BB |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
45
March 5, 2009
3.11.2.1
Receive Clock Slave Mode
In the Receive Clock Slave Mode, the bit rate on the RSDn pin is
1.544Mb/s. However, if the system clock rate is 2.048MHz, the received
data stream (1.544 Mb/s) should be converted to the same rate as the
system side, that is, to work in T1/J1 mode E1 rate. Thus, the
RSCCK2M (b4, T1/J1-001H) and the RSCCK8M (b3, T1/J1-001H)
should be set to logic 1 and 0 respectively. The conversion complies as
follows: One dummy byte is inserted in the system side before 3 bytes of
Frame N from the device are converted. This process repeats 8 times
and the conversion of Frame N of 1.544M bit/s data rate to 2.048M bit/s
data rate is completed. However, the F-bit of Frame N of the 1.544M bit/
s data rate is inserted as the 8th bit of the N of the 2.048M bit/s data rate
(refer to Figure 24).
Figure 24. T1/J1 To E1 Format Conversion
In the Receive Clock Slave Mode, the Receive Side System Com-
mon Clock (RSCCK) is provided by the system side. It is used as a com-
mon timing clock for all eight framers. The speed of RSCCK can be
1.544MHz or 2.048MHz. When it is 2.048MHz, RSCCK can be chosen
by the CMS (b4, T1/J1-078H) to be the same as the received data
(2.048Mb/s), or double the received data (4.096 Mb/s). The CMS (b4,
T1/J1-078H) of the eight framers should be set to the same value. If the
speed of RSCCK is double the received data stream, there will be two
active edges in one bit duration. In this case, the RSD_RSCFS_EDGE
(b5, T1/J1-078H) determines the active edge to update the signal on the
RSDn, RSSIGn and RSFSn pins; however, the pulse on RSCFS is
always sampled on its first active edge.
In the Receive Clock Slave Mode, the Receive Side System Com-
mon Frame Pulse (RSCFS) is used as a common framing signal to align
the data stream for all eight framers. RSCFS asserts on each F-bit and
its valid polarity is configured by the FPINV (b6, T1/J1-078H).
In the Receive Clock Slave Mode, RSFSn can indicate each F-bit
of SF/ESF, every second F-bit, the first F-bit of every 12 frames (in SF
format) or every 24 frames (in ESF format). All the indications are
selected by the RSFSP (b2, T1/J1-001H) and ALTIFP (b1, T1/J1-001H).
The valid polarity of RSFSn is configured by the FPINV (b6, T1/J1-
078H).
The Receive Clock Slave Mode includes two sub-modes: Receive
Clock Slave RSCK Reference Mode and Receive Clock Slave External
Signaling Mode. Note that if the receive system interface is configured to
operate in T1/J1 mode E1 rate, framer 1, 3, 5, 7 must be configured in
the same sub-mode and framer 2, 4, 6, 8 must be configured in the
same sub-mode.
3.11.2.1.1
Receive Clock Slave RSCK Reference Mode
In this mode (refer to Figure 9), the data on the system interface is
clocked by RSCCK. The active edge of RSCCK to sample the data on
the RSCFS pin or to update the data on the RSDn and RSFSn pins is
determined by the following bits in the registers (refer to Table 22).
each channel is the first bit to be output.
Besides all the common functions described in the Receive Clock
Slave mode, the special feature in this mode is that the multi-functional
pin RSCKn/RSSIGn is used as RSCKn to output a reference clock.
RSCKn can be chosen by the RSCKSEL (b5, T1/J1-001H) to output a
jitter attenuated 1.544MHz (i.e., smoothed LRCKn) or 8KHz clock
(smoothed LRCKn divided by 193).
TS0
TS1
TS2
TS3
TS4
TS5
TS6
TS31
TS0
CH1
CH2
CH3
CH4
CH5
CH24
the 8th bit
F
inserted
the 8th bit
inserted
F
TS1
CH1
2.048M bit/s
1.544M bit/s
Table 22: Active Edge Selection of RSCCK (in T1/J1 Receive Clock
Slave RSCK Reference Mode)
the Bit Determining the Active Edge of RSCCK
RSCFS
RSCFSFALL (b1, T1/J1-003H)
RSFSn
RSCCKRISE (b0, T1/J1-003H)
RSDn
Note:
The RSCFSFALL (b1, T1/J1-003H) of the eight framers should be set to the same value
to ensure RSCFS for the eight framers is sampled on the same active edge.
It is a special case when the CMS (b4, T1/J1-078H) is logic 1 and the RSCFSFALL (b1,
T1/J1-003H) is not equal to RSCCKRISE (b0, T1/J1-003H). The RSD_RSCFS_EDGE
(b5, T1/J1-078H) is invalid and the signals on the RSDn and the RSFSn pins are updated
on the first active edge of RSCCK.
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