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參數(shù)資料
| 型號： | IDT82V2108BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 31/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 144-BGA |
| 標準包裝： | 10 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA |
| 供應(yīng)商設(shè)備封裝： | 144-PBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108BB |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Operation
116
March 5, 2009
To summarize the procedure of using HDLC Receive, a complete
example is shown in Table 54.
4.2.4.2
Using HDLC Transmitter
In T1/J1 mode, the HDLC Transmit can only be used in the ESF
format. Before using the HDLC#2 Transmit, the TXCISEL (b3, T1/J1-
00DH) must be set to ‘1’ to enable the HDLC data link position for trans-
mit path.
Since two HDLC Transmit data links are integrated in one framer,
one of the two HDLC Transmit data links must be chosen in the
THDLCSEL[1:0] (b5~4, T1/J1-00DH). The THDLC #1 can only insert to
F-bit of each odd frame. The THDLC #2 can be set to insert to even and/
or odd frames, to any channel, and to any bit. The follow is an example
for selecting the HDLC Transmit data link positions in THDLC #2:
a. Insert the HDLC data link to all bits of channel 20 of all framers in
HDLC Transmit #2:
- set the TXCISEL (b3, T1/J1-00DH) to ‘1’;
- set the THDLCSEL[1:0] (b5~4, T1/J1-00DH) to ‘01’;
- set the DL2_EVEN (b7, T1/J1-070H) to ‘1’;
- set the DL2_ODD (b6, T1/J1-070H) to ‘1’;
- set the DL2_TS[4:0] (b4~0, T1/J1-070H) to ‘10100’;
- set the DL2_BIT[7:0] (b7~0, T1/J1-071H) to ‘11111111’.
After setting the HDLC data link position properly, the selected
HDLC Transmit should be enabled by setting the EN (b0, T1/J1-034H) to
logic 1. The FIFOCLR (b6, T1/J1-034H) should be set and then cleared
to initialize the THDLC FIFO.
Set the CRC (b1, T1/J1-034H) to logic 1 if the Frame Check
Sequences (FCS) generation is desired. Set the FULLE (b3, T1/J1-
037H), OVRE (b2, T1/J1-037H), UDRE (b1, T1/J1-037H) and LFILLE
(b0, T1/J1-037H) to logic 1 if interrupt driven mode is used. Set THDLC
Upper Transmit Threshold and THDLC Lower Transmit Threshold regis-
ters to the desired values. If a complete packet has been written into
THDLC FIFO, the EOM (b3, T1/J1-034H) should be set.
After setting these registers properly, the HDLC data can be trans-
mitted in a polled or interrupt driven mode.
- Interrupt Driven Mode
Writing HDLC data to THDLC FIFO, the THDLC will transmit the
HDLC data if the end of a packet was written or if the THDLC FIFO fill
level reaches the Upper Transmit Threshold. The writing procedure is
shown in Figure 80.
When the FULLE (b3, T1/J1-037H), OVRE (b2, T1/J1-037H),
UDRE (b1, T1/J1-037H) and LFILLE (b0, T1/J1-037H) are set to logic 1,
the source of the interrupt should be identified firstly by reading the Inter-
rupt ID register and Interrupt Source registers if the INT pin is asserted.
If the source of the interrupt is HDLC Transmit, the Interrupt Service pro-
cedure will be carried out as shown in Figure 81.
Figure 80. Writing Data to T1/J1 Mode THDLC FIFO
Table 54: Example for Using HDLC Receiver
Register
Value
Description
00DH
50H
RHDLC #2 is selected. The HDLC Receive is accessi-
ble to the CPU interface.
070H
C4H
TS4 of even frames and odd frames is selected.
071H
FFH
All 8 bits are selected.
054H
0DH
The function of the RHDLC #2 is enabled. Set
the
address match mode.
055H
8FH
Set the INTE to ‘1’. When the number of bytes in the
RHDLC FIFO exceeds 15, an interrupt is generated.
058H
13H
The primary address is set to 13H.
059H
FFH
The secondary address is set to FFH.
Then read the data status in register 056H. Until a complete packet is
received, read the data from register 057H.
THDLC Initial
Data is available
Write data into
THDLC FIFO
Y
N
End of packet
Set EOM
Y
N
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