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參數(shù)資料
| 型號： | IDT82V2108BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 256/292頁 |
| 文件大小： | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 144-BGA |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA |
| 供應(yīng)商設(shè)備封裝： | 144-PBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108BB |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
56
March 5, 2009
3 kinds of interrupts can be generated by this block:
- bit errors;
- synchronization status change (indicated in the SYNCI [b3, E1-
071H]);
- the PD[31:0] (b7~0, E1-07CH & b7~0, E1-07DH & b7~0, E1-
07EH & b7~0, E1-07FH) are updated.
When the interrupts are enabled by the BEE (b6, E1-071H),
SYNCE (b7, E1-071H) and XFERE (b5, E1-071H) respectively, the INT
pin is asserted.
3.12.2
T1/J1 MODE
The PRBS Generator/Detector is a global control block. Any one of
the eight framers can be linked to pattern generator or detector by the
PRGDSEL[2:0] (b7~5, T1/J1-00FH). The pattern can be inserted in
either the transmit or receive direction, and detected in the opposite
direction. The direction is determined by the RXPATGEN (b2, T1/J1-
00FH). The pattern can be generated and detected in unframed or
framed mode. The selection is made by the UNF_GEN (b1, T1/J1-00FH)
and UNF_DET (b0, T1/J1-00FH) respectively. In unframed mode, all 24
channels are replaced or extracted and the specification in the TEST
(b3, T1/J1-RPLC-indirect registers - 01~18H or b3, T1/J1-TPLC-indirect
registers - 01~18H) in Receive / Transmit Payload Control blocks is
ignored. In framed mode, the channel is specified by the TEST (b3, T1/
J1-RPLC-indirect registers - 01~18H or b3, T1/J1-TPLC-indirect regis-
ters - 01~18H). However, fractional T1/J1 signal will be replaced or
extracted in the specified channel when the Nx56k_GEN (b4, T1/J1-
00FH) or Nx56k_DET (b3, T1/J1-00FH) is set respectively.
3.12.2.1
Pattern Generator
The repetitive or pseudo-random pattern chosen by the PS (b4, T1/
J1-060H) is located in the PI[31:0] (b7~0, T1/J1-068H & b7~0, T1/J1-
069H & b7~0, T1/J1-06AH & b7~0, T1/J1-06BH). However, the length of
the valid data in the PI[31:0] is determined by the PL[4:0] (b4~0, T1/J1-
062H). If the repetitive pattern is chosen, the valid PI[X:0] (‘X’ is valid for
1 to 31) reflect its content directly. If the pseudo-random pattern is cho-
sen, the valid PI[X:0] are its initial value and the feedback tap position
(refer to Figure 36) is determined by the PT[4:0] (b4~0, T1/J1-063H). A
single bit error will be inserted by setting the EVENT (b3, T1/J1-064H),
or continuous bit errors will be inserted at a bit error rate determined by
the EIR[2:0] (b2~0, T1/J1-064H). Before replacing the data in the
assigned direction, the pattern can be inverted by setting the TINV (b3,
T1/J1-060H).
3.12.2.2
Pattern Detector
The extracted data from the assigned direction is compared with a
repetitive or pseudo-random pattern, as chosen by the PS (b4, T1/J1-
060H). Before being compared, the data can be inverted by setting the
RINV (b2, T1/J1-060H). The extracted data is then compared with a 48-
bit fixed window loaded with the pattern. This process continues until the
data coincides with the pattern. They are then synchronized with an indi-
cation in the SYNCV (b4, T1/J1-061H). Bit errors in the synchronized
data are indicated in the BEI (b2, T1/J1-061H). When there are more
than 10-bit errors in the fixed 48-bit window, the extracted data is out of
synchronization. Automatic search for the re-synch will be done with the
AUTOSYNC (b1, T1/J1-060H) configured, or manual search will be
done when there is a transition from low to high on the MANSYNC (b0,
T1/J1-060H). A manual search is recommended to execute to ensure
the PRGD operates correctly when there is any setting change of the
PRGD registers or the detector data source changes.
Selected by the PDR[1:0] (b7~6, T1/J1-060H), the PD[31:0] (b7~0,
T1/J1-06CH & b7~0, T1/J1-06DH & b7~0, T1/J1-06EH & b7~0, T1/J1-
06FH) can contain the received pattern, the total error count or the total
number of received bits. They update when the defined intervals are ini-
tiated. The intervals equal 1 second when the AUTOUPDATE (b0, T1/
J1-000H) is set in the corresponding framer. They can also be updated
by writing to any of the PD[31:0] (b7~0, T1/J1-06CH & b7~0, T1/J1-
06DH & b7~0, T1/J1-06EH & b7~0, T1/J1-06FH), or to the T1/J1 Chip
ID / Global PMON Update register (T1/J1-00CH). The update will be
indicated by the XFERI (b1, T1/J1-061H). If they are not read in the
defined intervals, the PD[31:0] (b7~0, T1/J1-06CH & b7~0, T1/J1-06DH
& b7~0, T1/J1-06EH & b7~0, T1/J1-06FH) will be overwritten with new
data. The overwritten condition is indicated by the OVR (b0, T1/J1-
061H).
3 kinds of interrupts can be generated by this block:
- bit errors;
- synchronization status change (indicated in the SYNCI [b3, T1/J1-
061H]);
- the PD[31:0] (b7~0, T1/J1-06CH & b7~0, T1/J1-06DH & b7~0, T1/
J1-06EH & b7~0, T1/J1-06FH) are updated.
When the interrupts are enabled by the BEE (b6, T1/J1-061H)
SYNCE (b7, T1/J1-061H) and XFERE (b5, T1/J1-061H) respectively,
the INT pin is asserted.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| IDT82V2108PX8 | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
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