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參數(shù)資料
型號: IDT82V3001APVG
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 17/28頁
文件大小: 0K
描述: IC PLL WAN W/SGL REF INP 56SSOP
標(biāo)準(zhǔn)包裝: 26
類型: 時鐘/頻率發(fā)生器
PLL:
主要目的: WAN
輸入: CMOS,TTL
輸出: 時鐘
電路數(shù): 1
比率 - 輸入:輸出: 1:14
差分 - 輸入:輸出: 無/無
頻率 - 最大: 32.768MHz
電源電壓: 3 V ~ 3.6 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 56-BSSOP(0.295",7.50mm 寬)
供應(yīng)商設(shè)備封裝: 56-SSOP
包裝: 管件
其它名稱: 82V3001APVG
IDT82V3001APVG-ND
TIMING CHARACTERISTICS
24
October 15, 2008
IDT82V3001A
WAN PLL WITH SINGLE REFERENCE INPUT
6
TIMING CHARACTERISTICS
Notes:
1.
Voltages are with respect to ground (VSS) unless otherwise stated.
2.
Supply voltage and operating temperature are as per Recommended Operating Conditions.
3.
Timing for input and output signals is based on the worst case result of the CMOS thresholds
Table - 17 Timing Parameter Measurement Voltage Levels
Parameter
Description
CMOS
Units
VT
Threshold Voltage
0.5VDDD
V
VHM
Rise and Fall Threshold Voltage High
0.7VDDD
V
VLM
Rise and Fall Threshold Voltage Low
0.3VDDD
V
Table - 18 Input / Output Timing
Parameter
Description
Min
Typ
Max
Units
Test Conditions
tRW
Reference input pulse width high or low
51
ns
tIRF
Reference input rise or fall time
10
ns
tR8D
8 kHz reference input to F8o delay
8
ns
tR15D
1.544 MHz reference input to F8o delay
332
ns
tR2D
2.048 MHz reference input to F8o delay
253
ns
tF0D
F8o to F0o delay
118
121
124
ns
tF16S
F16o setup to C16o falling
25
40
ns
tF16H
F16o hold to C16o falling
25
40
ns
tC15D
F8o to C1.5o delay
-3
0
+3
ns
tC3D
F8o to C3o delay
-3
1.6
+3
ns
tC6D
F8o to C6o delay
-3
1.6
+3
ns
tC2D
F8o to C2o
-2
0
+2
ns
tC4D
F8o to C4o
-2
0
+2
ns
tC8D
F8o to C8o delay
-2
0
+2
ns
tC16D
F8o to C16o delay
-2
0
+2
ns
tC32D
F8o to C32o delay
-2
2
+2
ns
tTSPD
F8o to TSP delay
-3
0
+3
ns
tRSPD
F8o to RSP delay
-3
0
+3
ns
tC15W
C1.5o pulse width high or low
323
ns
tC3W
C3o pulse width high or low
161
ns
tC6W
C6o pulse width high or low
82
ns
Timing Reference Points
t
IRF,tORF
t
IRF,tORF
V
HM
V
T
V
LM
ALL SIGNALS
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PDF描述
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參數(shù)描述
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