Figure - 6 State Switch with TIE Control Block Enabled
參數(shù)資料
型號： IDT82V3001APVG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 5/28頁
文件大?。?/td> 0K
描述： IC PLL WAN W/SGL REF INP 56SSOP
標(biāo)準(zhǔn)包裝： 26
類型： 時鐘/頻率發(fā)生器
PLL： 是
主要目的： WAN
輸入： CMOS，TTL
輸出： 時鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:14
差分 - 輸入:輸出： 無/無
頻率 - 最大： 32.768MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 56-BSSOP（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 56-SSOP
包裝： 管件
其它名稱： 82V3001APVG
IDT82V3001APVG-ND
FUNCTIONAL DESCRIPTION
13
October 15, 2008
IDT82V3001A
WAN PLL WITH SINGLE REFERENCE INPUT
Figure - 6 State Switch with TIE Control Block Enabled
The phase difference in the Storage Circuit can be cleared by
applying a logic low pulse to the TCLR pin. The reset pulse should be at
least 300 ns.
When the IDT82V3001A primarily enters Holdover Mode for short
time periods and then turns back to Normal Mode, the TIE Control
Circuit should not be enabled. This will prevent undesired accumulated
phase change between the input and output.
If the TIE Control Block is disabled manually or automatically during
state switching, the phase of the output signal will align with that of the
new reference. The phase slope limited to 5 ns per 125 s. Figure - 7
shows the phase transient resulting from a state switch with the TIE
Control Block disabled.
Figure - 7 State Switch with TIE Control Block Disabled
Input Clock
Previous Fref
Current Fref
Time = 0.00 s
Time = 0.25 s
Time = 0.50 s
Time = 0.75 s
Time = 1.0 s
Time = 1.25 s
Time = 1.50 s
Time = 1.75 s
Output Clock
Input Clock
Previous Fref
Current Fref
Time = 0.00 s
Time = 0.25 s
Time = 0.50 s
Time = 0.75 s
Time = 1.0 s
Time = 1.25 s
Time = 1.50 s
Time = 1.75 s
Output Clock
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