參數(shù)資料
型號： LMK04002BEVAL
廠商： National Semiconductor
文件頁數(shù)： 45/65頁
文件大小： 0K
描述： BOARD EVAL PRECISION CLOCK PLL
標準包裝： 1
系列： PowerWise®
主要目的： 計時，時鐘調節(jié)器
嵌入式： 否
已用 IC / 零件： LMK04002
主要屬性： 122.88 MHz VCXO
次要屬性： 集成式 PLL 和 VCO
已供物品： 板，線纜
產品目錄頁面： 1275 (CN2011-ZH PDF)
SNOSAZ8J – SEPTEMBER 2008 – REVISED SEPTEMBER 2011
PIN DESCRIPTIONS (continued)
Pin Number
Name(s)
I/O
Type
Description
19
VCC5
PWR
Power Supply for CLKin buffers and PLL1 R-divider
20
CLKin0
I
ANLG
Reference Clock Input Port for PLL1 - AC or DC
Coupled (1)
21
CLKin0*
I
ANLG
Reference Clock Input Port for PLL1 (complimentary) -
AC or DC Coupled (1)
22
VCC6
PWR
Power Supply for PLL1 Phase Detector and Charge
Pump
23
CPout1
O
ANLG
Charge Pump1 Output
24
VCC7
PWR
Power Supply for PLL1 N-Divider
25
CLKin1
I
ANLG
Reference Clock Input Port for PLL1 - AC or DC
Coupled (1)
26
CLKin1*
I
ANLG
Reference Clock Input Port for PLL1 (complimentary) -
AC or DC Coupled (1)
27
SYNC*
I
CMOS
Global Clock Output Synchronization
28
OSCin
I
ANLG
Reference oscillator Input for PLL2 - AC Coupled
29
OSCin*
I
ANLG
Reference oscillator Input for PLL2 - AC Coupled
30
VCC8
PWR
Power Supply for OSCin Buffer and PLL2 R-Divider
31
VCC9
PWR
Power Supply for PLL2 Phase Detector and Charge
Pump
32
CPout2
O
ANLG
Charge Pump2 Output
33
VCC10
PWR
Power Supply for VCO Divider and PLL2 N-Divider
34
CLKin0_LOS
O
LVCMOS
Status of CLKin0 reference clock input
35
CLKin1_LOS
O
LVCMOS
Status of CLKin1 reference clock input
36
Bias
I
ANLG
Bias Bypass. AC coupled with 1 F capacitor to Vcc1
37
VCC11
PWR
Power Supply for CLKout1
38
CLKout1
O
LVPECL/LVCMOS
Clock Channel 1 Output
39
CLKout1*
O
LVPECL/LVCMOS
Clock Channel 1* Output
40
VCC12
PWR
Power Supply for CLKout2
41
CLKout2
O
LVPECL/LVCMOS
Clock Channel 2 Output
42
CLKout2*
O
LVPECL/LVCMOS
Clock Channel 2* Output
43
VCC13
PWR
Power Supply for CLKout3
44
CLKout3
O
LVPECL
Clock Channel 3 Output
45
CLKout3*
O
LVPECL
Clock Channel 3* Output
46
VCC14
PWR
Power Supply for CLKout4
47
CLKout4
O
LVDS/LVPECL
Clock Channel 4 Output
48
CLKout4*
O
LVDS/LVPECL
Clock Channel 4* Output
DAP
DIE ATTACH PAD, connect to GND
(1)
The reference clock inputs may be either AC or DC coupled.
These devices have limited built-in ESD protection. The leads should be shorted together or the device placed in conductive foam
during storage or handling to prevent electrostatic damage to the MOS gates.
Copyright 2008–2011, Texas Instruments Incorporated
5
相關PDF資料
PDF描述
0210491025 CABLE JUMPER 1.25MM .229M 31POS
MAX6063BEUR-T IC VREF SERIES PREC 3V SOT-23-3
V375B5E150BG2 CONVERTER MOD DC/DC 5V 150W
GEM28DRMT-S288 CONN EDGECARD 56POS .156 EXTEND
234A061-3/42-0 BOOT MOLDED
相關代理商/技術參數(shù)
參數(shù)描述
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LMK04002BISQ 制造商:NSC 制造商全稱:National Semiconductor 功能描述:Low-Noise Clock Jitter Cleaner with Cascaded PLLs
LMK04002BISQ/NOPB 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
LMK04002BISQE 制造商:Texas Instruments 功能描述:Clock Conditioner 48-Pin LLP EP T/R
LMK04002BISQE/NOPB 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
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