參數(shù)資料
型號： MB81V17805B-60
廠商： Fujitsu Limited
英文描述： 2M ×8 BIT Hyper Page Mode Dynamic RAM(CMOS 2M ×8位超級頁面存取模式動態(tài)RAM)
中文描述： 200萬× 8位超頁模式動態(tài)RAM的CMOS（200萬× 8位超級頁面存取模式動態(tài)內(nèi)存）
文件頁數(shù)： 25/29頁
文件大?。?/td> 557K
代理商： MB81V17805B-60
25
MB81V17805B-50/-60
DESCRIPTION
A hidden refresh cycle may be performed while maintaining the latest valid data at the output by extending the active time of CAS
and cycling RAS. The refresh row address is provided by the on-chip refresh address counter. This eliminates the need for the
external row address that is required by DRAMs that do not have CAS-before-RAS refresh capability.
Fig. 18 – HIDDEN REFRESH CYCLE
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H
→
L” or “L
→
H” transition (Address and DQ)
A
0
to A
10
V
IH
V
IL
RAS
V
IH
V
IL
CAS
V
IH
V
IL
WE
V
IH
V
IL
DQ
(Output)
V
OH
V
OL
DQ
(Input)
V
IH
V
IL
OE
V
IH
V
IL
t
RC
t
RP
t
CHR
t
RC
t
RAS
t
RAS
t
RP
t
OEL
t
RSH
t
RAD
t
RAH
t
ASC
t
CAH
t
RCS
t
RRH
t
CAC
t
DZC
t
CDD
t
DZO
t
OEA
t
OED
t
OEZ
t
CRP
t
ASR
t
OH
t
OFF
t
ON
ROW
ADDRESS
COLUMN
ADDRESS
VALID DATA OUT
t
RCD
t
RAL
t
AR
t
AA
t
RAC
HIGH-Z
HIGH-Z
t
OH
t
OFR
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PDF描述
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