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參數(shù)資料
| 型號(hào)： | MB86290A |
| 廠商： | Fujitsu Limited |
| 英文描述： | Graphics Controller Hardware Specifications |
| 中文描述： | 圖形控制器硬件規(guī)格 |
| 文件頁(yè)數(shù)： | 97/184頁(yè) |
| 文件大小： | 2659K |
| 代理商： | MB86290A |
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97
IMASK (Interrupt MASK)
Register address
HostBaseAddress + 24h
Bit #
Bit field name
R/W
Default
7
6
5
4
3
2
1
0
Reserved
SYNCERRM
FSYNCM
VSYNCM
CENDM
CERRM
R0
RW
RW
RW
RW
RW
0
0
0
0
0
0
This register masks interrupt requests. When the flag is set to 1, the
respective event is masked so that no interrupt request is asserted to the
host CPU when an event occurs.
Bit 0
CERRM (Command Error Interrupt Mask)
Masks draw command execution error interrupt
CENDM (Command Interrupt Mask)
Masks draw command complete interrupt
VSYNCM (Vertical Sync. Interrupt Mask)
Masks VSYNC detection interrupt
FSYNCM (Frame Sync. Interrupt Mask)
Masks frame synchronization interrupt
SYNCERRM (Sync. Error Interrupt Mask)
Masks external synchronization error interrupt
Bit 1
Bit 2
Bit 3
Bit 4
SRST (Software ReSeT)
Register address
HostBaseAddress + 2Ch
Bit #
Bit field name
R/W
Default
7
6
5
4
3
2
1
0
Reserved
SRST
R0
W1
0
0
This register controls software reset. When 1 is set at this register, a
software reset is issued.
LSA (displayList Source Address)
Register address
HostBaseAddress + 40h
Bit #
Bit field name
R/W
Default
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Reserved
LSA
R0
RW
R0
0
Don
’
t care
0
This register sets the DisplayList transfer source address. When DisplayList
is transferred from Graphics Memory, set the List start address. Since the
lowest two bits of this register are always set to 0, DisplayList must be 4-byte
aligned. The contents set at this register do not change until another value
is set.
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