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參數(shù)資料
| 型號(hào)： | MB86960 |
| 廠商： | Fujitsu Limited |
| 英文描述： | NETWORK INTERFACE CONTROLLER with ENCODER/DECODER (NICE) |
| 中文描述： | 網(wǎng)絡(luò)接口控制器的編碼/解碼器（尼斯） |
| 文件頁(yè)數(shù)： | 47/65頁(yè) |
| 文件大小： | 488K |
| 代理商： | MB86960 |
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MB86960
t
1
t
3
t
2
t
5
t
4
t
6
t
7
DREQ
DACK
RD or WE
RDY
RDY
EOP
Figure 18. Single-Cycle DMA Timing
TRISTATE
TRISTATE
TRISTATE
TRISTATE
Table 23. Single-Cycle DMA Timing
Symbol
Parameter Description
Min.
Max.
Units
t
1
DACK low to DREQ low
0
21
ns
t
2
DACK high to DREQ high
0
19
ns
t
3
DACK low to RD or WE low
0
ns
t
4
RD or WE high to DACK high
3
ns
t
5
RD or WE low to EOP low
0
ns
t
6
EOP high to DACK high
3
ns
t
7
EOP low pulse width
10
ns
1. An asserted EOP terminates any further DREQ after DACK returns high.
2. The DMA cycle uses DACK as the chip select. DACK overrides CS and SA3-0 if they are both asserted at the same time, forcing
selection of the Buffer Memory Port as in a DMA cycle.
3. For RDY(RDY) timing and SD15-0 timing, see Figure 16, t
4
-t
11
, and Figure 17, t
4
-t
9
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86960APF-G | NETWORK INTERFACE CONTROLLER with ENCODER/DECODER (NICE) |
| MB86961A | UNIVERSAL INTERFACE FOR 10BASET |
| MB86961APD-G | UNIVERSAL INTERFACE FOR 10BASET |
| MB86961APF-G | UNIVERSAL INTERFACE FOR 10BASET |
| MB86965 | EtherCoupler ETHERNET CONTROLLER WITH 10BASE?T TRANSCEIVER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB86960APF-G | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:NETWORK INTERFACE CONTROLLER with ENCODER/DECODER (NICE) |
| MB86961A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:UNIVERSAL INTERFACE FOR 10BASET |
| MB86961APD-G | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:UNIVERSAL INTERFACE FOR 10BASET |
| MB86961APF-G | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:UNIVERSAL INTERFACE FOR 10BASET |
| MB86965 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:EtherCoupler ETHERNET CONTROLLER WITH 10BASE?T TRANSCEIVER |
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