參數(shù)資料
型號： MC3S12XEP100J1MVLR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, BGA208
封裝： MAPBGA-208
文件頁數(shù)： 1078/1324頁
文件大?。?/td> 8453K
代理商： MC3S12XEP100J1MVLR
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Chapter 21 Serial Peripheral Interface (S12SPIV5)
MC9S12XE-Family Reference Manual Rev. 1.21
Freescale Semiconductor
777
Because of an order from the United States International Trade Commission, BGA-packaged product lines and partnumbers
indicated here currently are not available from Freescale for import or sale in the United States prior to September 2010
Figure 21-13. SPI Clock Format 0 (CPHA = 0), with 16-Bit Transfer Width selected (XFRW = 1)
In slave mode, if the SS line is not deasserted between the successive transmissions then the content of the
SPI data register is not transmitted; instead the last received data is transmitted. If the SS line is deasserted
for at least minimum idle time (half SCK cycle) between successive transmissions, then the content of the
SPI data register is transmitted.
In master mode, with slave select output enabled the SS line is always deasserted and reasserted between
successive transfers for at least minimum idle time.
21.4.3.3
CPHA = 1 Transfer Format
Some peripherals require the rst SCK edge before the rst data bit becomes available at the data out pin,
the second edge clocks data into the system. In this format, the rst SCK edge is issued by setting the
CPHA bit at the beginning of the n1-cycle transfer operation.
The rst edge of SCK occurs immediately after the half SCK clock cycle synchronization delay. This rst
edge commands the slave to transfer its rst data bit to the serial data input pin of the master.
A half SCK cycle later, the second edge appears on the SCK pin. This is the latching edge for both the
master and slave.
1. n depends on the selected transfer width, please refer to Section 21.3.2.2, “SPI Control Register 2 (SPICR2)
tL
Begin
End
SCK (CPOL = 0)
SAMPLE I
CHANGE O
SEL SS (O)
Transfer
SCK (CPOL = 1)
MSB rst (LSBFE = 0)
LSB rst (LSBFE = 1)
MSB
LSB
MSB
Bit 13
Bit 2
Bit 14
Bit 1
Bit 12
Bit 3
Bit 11
Bit 4
Bit 5
CHANGE O
SEL SS (I)
MOSI pin
MISO pin
Master only
MOSI/MISO
tT
If
ne
xt
tr
ansf
er
begins
here
for tT, tl, tL
Minimum 1/2 SCK
tI tL
tL = Minimum leading time before the rst SCK edge
tT = Minimum trailing time after the last SCK edge
tI = Minimum idling time between transfers (minimum SS high time)
tL, tT, and tI are guaranteed for the master mode and required for the slave mode.
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
SCK Edge Number
End of Idle State
Begin of Idle State
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
Bit 10 Bit 9 Bit 8 Bit 7 Bit 6
Bit 4 Bit 3 Bit 2 Bit 1
Bit 6
Bit 5
Bit 7 Bit 8 Bit 9 Bit 10Bit 11Bit 12Bit 13Bit 14
相關(guān)PDF資料
PDF描述
MC9S12XEP100J1MAGR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, QFP144
MC9S12XEP100J1VVL 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PBGA208
MC9S12XEP768CAG 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP144
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