參數(shù)資料
型號(hào)： MC3S12XEP100J1MVLR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, BGA208
封裝： MAPBGA-208
文件頁(yè)數(shù)： 569/1324頁(yè)
文件大?。?/td> 8453K
代理商： MC3S12XEP100J1MVLR
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Chapter 8 S12X Debug (S12XDBGV3) Module
MC9S12XE-Family Reference Manual , Rev. 1.21
318
Freescale Semiconductor
Because of an order from the United States International Trade Commission, BGA-packaged product lines and partnumbers
indicated here currently are not available from Freescale for import or sale in the United States prior to September 2010
The trigger priorities described in Table 8-42 dictate that in the case of simultaneous matches, the match
on the lower channel number (0,1,2,3) has priority. The SC[3:0] encoding ensures that a match leading to
final state has priority over all other matches.
8.3.2.7.4
Debug Match Flag Register (DBGMFR)
Read: If COMRV[1:0] = 11
Write: Never
DBGMFR is visible at 0x0027 only with COMRV[1:0] = 11. It features four ag bits each mapped directly
to a channel. Should a match occur on the channel during the debug session, then the corresponding ag
is set and remains set until the next time the module is armed by writing to the ARM bit. Thus the contents
are retained after a debug session for evaluation purposes. These ags cannot be cleared by software, they
are cleared only when arming the module. A set ag does not inhibit the setting of other ags. Once a ag
is set, further triggers on the same channel have no affect.
Table 8-27. State3 — Sequencer Next State Selection
SC[3:0]
Description
0000
Any match triggers to state1
0001
Any match triggers to state2
0010
Any match triggers to Final State
0011
Match0 triggers to State1....... Other matches have no effect
0100
Match0 triggers to State2....... Other matches have no effect
0101
Match0 triggers to Final State.......Match1 triggers to State1...Other matches have no effect
0110
Match1 triggers to State1....... Other matches have no effect
0111
Match1 triggers to State2....... Other matches have no effect
1000
Match1 triggers to Final State....... Other matches have no effect
1001
Match2 triggers to State2....... Match0 triggers to Final State....... Other matches have no effect
1010
Match1 triggers to State1....... Match3 triggers to State2....... Other matches have no effect
1011
Match3 triggers to State2....... Match1 triggers to Final State....... Other matches have no effect
1100
Match2 triggers to Final State....... Other matches have no effect
1101
Match3 triggers to Final State....... Other matches have no effect
1110
Reserved. (No match triggers state sequencer transition)
1111
Reserved. (No match triggers state sequencer transition)
Address: 0x0027
76543210
R
0
MC3
MC2
MC1
MC0
W
Reset
0
00000
= Unimplemented or Reserved
Figure 8-12. Debug Match Flag Register (DBGMFR)
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PDF描述
MC9S12XEP100J1MAGR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, QFP144
MC9S12XEP100J1VVL 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PBGA208
MC9S12XEP768CAG 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP144
MC9S12XEG128VALR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP112
MC9S12XET256MAAR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP80
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MC3S12XEP100J1VAAR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100J1VAGR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100J1VALR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100J1VVLR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XF512J0CLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
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