參數(shù)資料
型號： MC3S12XEP100J1MVLR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, BGA208
封裝： MAPBGA-208
文件頁數(shù)： 520/1324頁
文件大?。?/td> 8453K
代理商： MC3S12XEP100J1MVLR
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Chapter 6 Interrupt (S12XINTV2)
MC9S12XE-Family Reference Manual , Rev. 1.21
274
Freescale Semiconductor
Because of an order from the United States International Trade Commission, BGA-packaged product lines and partnumbers
indicated here currently are not available from Freescale for import or sale in the United States prior to September 2010
NOTE
Care must be taken to ensure that all exception requests remain active until
the system begins execution of the applicable service routine; otherwise, the
exception request may not get processed at all or the result may be a
spurious interrupt request (vector at address (vector base + 0x0010)).
6.4.5
Reset Exception Requests
The XINT module supports three system reset exception request types (for details please refer to the Clock
and Reset Generator module (CRG)):
1. Pin reset, power-on reset, low-voltage reset, or illegal address reset
2. Clock monitor reset request
3. COP watchdog reset request
6.4.6
Exception Priority
The priority (from highest to lowest) and address of all exception vectors issued by the XINT module upon
request by the CPU is shown in Table 6-10. Generally, all non-maskable interrupts have higher priorities
than maskable interrupts. Please note that between the three software interrupts (Unimplemented op-code
trap request, SWI/BGND request, SYS request) there is no real priority dened because they cannot occur
simultaneously (the S12XCPU executes one instruction at a time).
Table 6-10. Exception Vector Map and Priority
Vector Address(1)
1. 16 bits vector address based
Source
0xFFFE
Pin reset, power-on reset, low-voltage reset, illegal address reset
0xFFFC
Clock monitor reset
0xFFFA
COP watchdog reset
(Vector base + 0x00F8)
Unimplemented op-code trap
(Vector base + 0x00F6)
Software interrupt instruction (SWI) or BDM vector request
(Vector base + 0x0012)
System call interrupt instruction (SYS)
(Vector base + 0x0018)
(reserved for future use)
(Vector base + 0x0016)
XGATE Access violation interrupt request(2)
2. only implemented if device features both a Memory Protection Unit (MPU) and an XGATE co-processor
(Vector base + 0x0014)
CPU Access violation interrupt request(3)
3. only implemented if device features a Memory Protection Unit (MPU)
(Vector base + 0x00F4)
XIRQ interrupt request
(Vector base + 0x00F2)
IRQ interrupt request
(Vector base +
0x00F0–0x001A)
Device specic I bit maskable interrupt sources (priority determined by the associated
conguration registers, in descending order)
(Vector base + 0x0010)
Spurious interrupt
相關(guān)PDF資料
PDF描述
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MC3S12XEP100J1VVLR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XF512J0CLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
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