參數(shù)資料
型號(hào)： MC3S12XEP100J1MVLR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, BGA208
封裝： MAPBGA-208
文件頁(yè)數(shù)： 1085/1324頁(yè)
文件大?。?/td> 8453K
代理商： MC3S12XEP100J1MVLR
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Chapter 21 Serial Peripheral Interface (S12SPIV5)
MC9S12XE-Family Reference Manual Rev. 1.21
Freescale Semiconductor
783
Because of an order from the United States International Trade Commission, BGA-packaged product lines and partnumbers
indicated here currently are not available from Freescale for import or sale in the United States prior to September 2010
NOTE
Care must be taken when expecting data from a master while the slave is in
wait or stop mode. Even though the shift register will continue to operate,
the rest of the SPI is shut down (i.e., a SPIF interrupt will not be generated
until exiting stop or wait mode). Also, the byte from the shift register will
not be copied into the SPIDR register until after the slave SPI has exited wait
or stop mode. In slave mode, a received byte pending in the receive shift
register will be lost when entering wait or stop mode. An SPIF ag and
SPIDR copy is generated only if wait mode is entered or exited during a
tranmission. If the slave enters wait mode in idle mode and exits wait mode
in idle mode, neither a SPIF nor a SPIDR copy will occur.
21.4.7.3
SPI in Stop Mode
Stop mode is dependent on the system. The SPI enters stop mode when the module clock is disabled (held
high or low). If the SPI is in master mode and exchanging data when the CPU enters stop mode, the
transmission is frozen until the CPU exits stop mode. After stop, data to and from the external SPI is
exchanged correctly. In slave mode, the SPI will stay synchronized with the master.
The stop mode is not dependent on the SPISWAI bit.
21.4.7.4
Reset
The reset values of registers and signals are described in Section 21.3, “Memory Map and Register
Denition”, which details the registers and their bit elds.
If a data transmission occurs in slave mode after reset without a write to SPIDR, it will transmit
garbage, or the data last received from the master before the reset.
Reading from the SPIDR after reset will always read zeros.
21.4.7.5
Interrupts
The SPI only originates interrupt requests when SPI is enabled (SPE bit in SPICR1 set). The following is
a description of how the SPI makes a request and how the MCU should acknowledge that request. The
interrupt vector offset and interrupt priority are chip dependent.
The interrupt ags MODF, SPIF, and SPTEF are logically ORed to generate an interrupt request.
21.4.7.5.1
MODF
MODF occurs when the master detects an error on the SS pin. The master SPI must be congured for the
MODF feature (see Table 21-3). After MODF is set, the current transfer is aborted and the following bit is
changed:
MSTR = 0, The master bit in SPICR1 resets.
The MODF interrupt is reected in the status register MODF ag. Clearing the ag will also clear the
interrupt. This interrupt will stay active while the MODF ag is set. MODF has an automatic clearing
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PDF描述
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參數(shù)描述
MC3S12XEP100J1VAAR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100J1VAGR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100J1VALR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100J1VVLR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XF512J0CLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
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