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參數(shù)資料
| 型號： | MC68HC05JB3JP |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PDIP20 |
| 封裝： | PLASTIC, DIP-20 |
| 文件頁數(shù)： | 100/148頁 |
| 文件大?。?/td> | 1600K |
| 代理商： | MC68HC05JB3JP |
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November 5, 1998
GENERAL RELEASE SPECIFICATION
MC68HC05JB3
MULTI-FUNCTION TIMER
MOTOROLA
REV 1
8-3
Figure 8-2. Timer Counter Register
8.3.2 Timer Control/Status Register (TCSR) $08
The TCSR contains the timer interrupt ag bits, the timer interrupt enable bits, and
the real time interrupt rate select bits. Bit 2 and bit 3 are write-only bits which will
read as logical zeros. Figure 8-3 shows the value of each bit in the TCSR follow-
ing reset.
Figure 8-3. Timer Control/Status Register (TCSR)
RT0, RT1 — Real-Time Interrupt period select bits
These two bits select the Real-Time Interrupt period and the COP Watchdog
reset period.
RTIFR — Real Time Interrupt Acknowledge
The RTIFR is an acknowledge bit that resets the RTIF ag bit. This bit is unaf-
fected by reset. Reading the RTIFR will always return a logical zero.
1 =
Clears the RTIF ag bit.
0 =
Does not clear the RTIF ag bit.
CTOFR — Timer Overow Acknowledge
The CTOFR is an acknowledge bit that resets the CTOF flag bit. This bit is
unaffected by reset. Reading the CTOFR will always return a logical zero.
1 =
Clears the CTOF flag bit.
0 =
Does not clear the CTOF flag bit.
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
TCNT
R
TMR7
TMR6
TMR5
TMR4
TMR3
TMR2
TMR1
TMR0
$0009
W
reset:
00000000
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
TCSR
R
CTOF
RTIF
CTOFE
RTIE
00
RT1
RT0
$0008
W
CTOFR
RTIFR
reset:
00000011
Table 8-1. RTI and COP Rates at fOP=3.0MHz
Bus Frequency, fBUS=fOP=3.0 MHz
RT1
RT0
Divide Ratio
RTI Rate
COP Reset Period
(RTI
× 8)
00
214
5.46ms
43.68ms
01
215
10.92ms
87.36ms
10
216
21.85ms
174.8ms
11
217
43.69ms
349.52ms
相關(guān)PDF資料 |
PDF描述 |
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