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參數(shù)資料
| 型號： | MC68HC05JB3JP |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PDIP20 |
| 封裝： | PLASTIC, DIP-20 |
| 文件頁數(shù)： | 28/148頁 |
| 文件大?。?/td> | 1600K |
| 代理商： | MC68HC05JB3JP |
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November 5, 1998
GENERAL RELEASE SPECIFICATION
MC68HC05JB3
ELECTRICAL SPECIFICATIONS
MOTOROLA
REV 1
13-5
13.6
CONTROL TIMING
NOTES:
1.
The minimum period tILIL or tIHIH should not be less than the number of cycles it takes to execute the
interrupt service routine plus 19 tCYC.
2.
Effects of processing, temperature, and supply voltage (excluding tolerances of external R and C)
3.
tslow is a parameter dependent on fOSC and loading. Typical value of tslow is TENTATIVELY set at 170 ns
with minimal value of 130ns and maximal value of 185ns under the SIMULATION conditions that fOSC
is 6.0 MHz and slow output transition feature is enabled. Actual transition time will be specied to
replace the TBDs when enough characterization has been done on various wafers from different lots.
The values listed here represent data off simulation runs under the specied conditions. Under no cir-
cumstances should they be treated as the nal specication.
Table 13-4. Control Timing
(VDD = 4.2V to 5.5V, VSS = 0 Vdc, TA = 0°C to +70°C, unless otherwise noted)
Characteristic
Symbol
Min
Max
Units
Frequency of Operation
Crystal Oscillator Option
External Clock Source
fOSC
—
DC
6
MHz
Internal Operating Frequency
Crystal Oscillator (fOSC ÷ 2)
External Clock (fOSC ÷ 2)
fOP
—
DC
3
MHz
Cycle Time (1/fOP)tCYC
330
—
ns
RESET Pulse Width Low
tRL
1.5
—
tCYC
IRQ Interrupt Pulse Width Low (Edge-Triggered)
tILIH
0.5
—
tCYC
IRQ Interrupt Pulse Period
tILIL
note 1
—
tCYC
PA0 to PA3 Interrupt Pulse Width High
(Edge-Triggered)
tIHIL
0.5
—
tCYC
PA0 to PA3 Interrupt Pulse Period
tIHIH
note 1
—
tCYC
OSC1 Pulse Width
tOH, tOL
——
ns
Output High to Low Transition Period on
PA6, PA7, PB0-4
tSLOW
ns
相關(guān)PDF資料 |
PDF描述 |
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