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參數(shù)資料
| 型號： | MC68HC08LT8 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 90/156頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | MC68HC08LT8 |
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Liquid Crystal Display (LCD) Driver
MC68HC08LT8 Data Sheet, Rev. 1
90
Freescale Semiconductor
8.8.2 LCD Clock Register (LCDCLK)
The LCD clock register (LCDCLK):
Selects the fast charge duty cycle
Selects LCD driver duty cycle
Selects LCD waveform base clock
FCCTL[1:0] — Fast Charge Duty Cycle Select
These read/write bits select the duty cycle of the fast charge duration. Reset clears these bits.
(See
8.4.4 Fast Charge and Low Current
)
Table 8-4. Fast Charge Duty Cycle Selection
DUTY[1:0] — Duty Cycle Select
These read/write bits select the duty cycle of the LCD driver output waveforms. The multiplexed
FP0/BP3 pin is controlled by the duty cycle selected. Reset clears these bits.
Table 8-5. LCD Duty Cycle Selection
LCLK[2:0] — LCD Waveform Base Clock Select
These read/write bits selects the LCD waveform base clock. Reset clears these bits.
Address:
$004F
Bit 7
6
5
4
3
2
1
Bit 0
Read:
0
FCCTL1
FCCTL0
DUTY1
DUTY0
LCLK2
LCLK1
LCLK0
Write:
Reset:
0
0
0
0
0
0
0
0
= Unimplemented
Figure 8-17. LCD Clock Register (LCDCLK)
FCCTL1:FCCTL0
Fast Charge Duty Cycle
00
In each LCDCLK/2 period, each bias resistor is reduced to 37 k
for a duration of LCDCLK/32.
01
In each LCDCLK/2 period, each bias resistor is reduced to 37 k
for a duration of LCDCLK/64.
10
In each LCDCLK/2 period, each bias resistor is reduced to 37 k
for a duration of LCDCLK/128.
11
Not used
DUTY1:DUTY0
Description
00
Static selected; FP0/BP3 pin function as FP0.
01
1/3 duty cycle selected; FP0/BP3 pin functions as FP0.
10
1/4 duty cycle selected; FP0/BP3 pin functions as BP3.
11
Not used
相關(guān)PDF資料 |
PDF描述 |
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