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參數資料
| 型號： | MK40X512VMD100R |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | RISC MICROCONTROLLER, PBGA144 |
| 封裝： | 13 X 13 MM, MAPBGA-144 |
| 文件頁數： | 52/68頁 |
| 文件大?。?/td> | 1005K |
| 代理商： | MK40X512VMD100R |
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Table 41. I2S master mode timing (continued)
Num
Description
Min.
Max.
Unit
S5
I2S_BCLK to I2S_FS output valid
—
15
ns
S6
I2S_BCLK to I2S_FS output invalid
-2.5
—
ns
S7
I2S_BCLK to I2S_TXD valid
—
15
ns
S8
I2S_BCLK to I2S_TXD invalid
-3
—
ns
S9
I2S_RXD/I2S_FS input setup before I2S_BCLK
20
—
ns
S10
I2S_RXD/I2S_FS input hold after I2S_BCLK
0
—
ns
S1
S2
S3
S4
S5
S9
S7
S9
S10
S7
S8
S6
S10
S8
I2S_MCLK (output)
I2S_BCLK (output)
I2S_FS (output)
I2S_FS (input)
I2S_TXD
I2S_RXD
Figure 23. I2S timing — master mode
Table 42. I2S alave mode timing
Num
Description
Min.
Max.
Unit
Operating voltage
2.7
3.6
V
S11
I2S_BCLK cycle time (input)
8 x tSYS
—
ns
S12
I2S_BCLK pulse width high/low (input)
45%
55%
MCLK period
S13
I2S_FS input setup before I2S_BCLK
10
—
ns
S14
I2S_FS input hold after I2S_BCLK
3
—
ns
S15
I2S_BCLK to I2S_TXD/I2S_FS output valid
—
20
ns
S16
I2S_BCLK to I2S_TXD/I2S_FS output invalid
0
—
ns
S17
I2S_RXD setup before I2S_BCLK
10
—
ns
S18
I2S_RXD hold after I2S_BCLK
2
—
ns
Peripheral operating requirements and behaviors
K40 Sub-Family Data Sheet Data Sheet, Rev. 1, 11/2010.
56
Preliminary
Freescale Semiconductor, Inc.
Preliminary
相關PDF資料 |
PDF描述 |
|---|---|
| MK48T08B-20 | 0 TIMER(S), REAL TIME CLOCK, PDIP28 |
| MK48T18B-20 | 0 TIMER(S), REAL TIME CLOCK, PDIP28 |
| MK48T12B-12 | 0 TIMER(S), REAL TIME CLOCK, PDIP24 |
| MK48T02B-25 | 0 TIMER(S), REAL TIME CLOCK, PDIP24 |
| MK48T02B-12 | 0 TIMER(S), REAL TIME CLOCK, PDIP24 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MK4116 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:16,384 X 1 BIT DYNAMIC RAM |
| MK411683 | 制造商:ST 功能描述:351-8687-012 |
| MK4116J-2 | 制造商:MOSTEK 功能描述:4116J-2 |
| MK4116J-2GP | 制造商:MOSTEK 功能描述:Electronic Component |
| MK4116J-3GP | 制造商:MOSTEK 功能描述:4116J-3GP |
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