參數(shù)資料
型號： MM912H634CV1AER2
廠商： Freescale Semiconductor
文件頁數(shù)： 174/349頁
文件大小： 0K
描述： IC 64KS12 LIN2XLS/HS ISENSE
標(biāo)準(zhǔn)包裝： 2,000
應(yīng)用： 自動(dòng)
核心處理器： HCS12
程序存儲器類型： 閃存（64 kB）
控制器系列： HCS12
RAM 容量： 6K x 8
接口： LIN
電源電壓： 5.5 V ~ 27 V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP 裸露焊盤
包裝： 帶卷 (TR)
供應(yīng)商設(shè)備封裝： 48-LQFP 裸露焊盤（7x7）
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MM912_634 Advance Information, Rev. 10.0
Freescale Semiconductor
255
5.38.3.2.11
Reserved Register CPMUTEST1
NOTE
This reserved register is designed for factory test purposes only, and is not intended for
general user access. Writing to this register when in Special Mode can alter the S12CPMU’s
functionality.
Read: Anytime
Write: Only in Special Mode
Table 362. Reserved Register (CPMUTEST1)
0x003E
76
543
21
0
R
pfd_force_e
n0
cpmu_test_c
lk_en0
cpmu_test_c
lk_sel[1]0
cpmu_test_c
lk_sel[0]0
osc_lcp_mo
nitor_disable
0
osc_lcp_exts
qw_enable0
pfd_force_u
p0
pfd_force_d
own0
W
Reset
0
000
00
0
= Unimplemented or Reserved
Table 363. CPMUTEST1 Field Descriptions
Field
Description
7
pfd_force_en
Phase Detector Force Enable Bit
— This bit breaks the PLL feedback loop and allows force of phase detector via
pfd_force_up or pfd_force_down bit or cpmu_test_xfc pin or fc_force_en.
0 Normal functionality of Phase Detector using REFCLK and FBCLK.
1 Phase detector de-connected from REFCLK and FBCLK (PLL loop open).
6
cpmu_test_clk_
en
CPMU test clock enable Bit
— This bits routes the clock selected by cpmu_test_clk_sel[1:0] to external pin cpmu_test_clk.
0 CPMU test clock not observable.
1 CPMU test clock observable at external pin.
5, 4
cpmu_test_clk_
sel[1:0]
CPMU test clock select Bits
— These bits select the CPMU test clock to be observed on external pin cpmu_test_clk for test
or characterization purposes.
00 = IRCCLK, 01=OSCCLK, 10=VCOCLK, 11=VCOCLK_DIV4.
3
osc_lcp_monito
r_disable
Oscillator clock monitor disable Bit
— to disable the clock monitor in special single chip mode.
0 Clock monitor always enabled with OSCE=1.
1 Clock monitor disabled regardless of OSCE Bit.
2
osc_lcp_extsq
w_enable
Oscillator external square wave enable Bit
— Drives directly osc_lcp_extsqw_enable input of OSCLCP hardmacro.
1
pfd_force_up
Phase Detector Force Up Bit
— If pfd_force_en=1, this bits force the PLL charge pump to drive the internal filter voltage down,
that is VCOCLK frequency goes up. Using this test feature make sure that only one source is driving the internal filter node
(FC). So for this case write xfc_en=fc_force_en=pfd_force_down=0.
0 No effect.
1 If pfd_force_en=1 then the charge pump continuously drives internal filter node down.
0
pfd_force_up
Phase Detector Force Down Bit
— If pfd_force_en=1, this bits force the PLL charge pump to drive the internal filter voltage
up, that is VCOCLK frequency goes down. Using this test feature make sure that only one source is driving the internal filter
node (FC). So for this case write xfc_en=fc_force_en=pfd_force_up=0.
0 No effect.
1 If pfd_force_en=1 then the charge pump continuously drives internal filter node up.
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PDF描述
345-026-540-201 CARDEDGE 26POS DUAL .100 GREEN
345-026-527-804 CARDEDGE 26POS DUAL .100 GREEN
MM912H634CV1AE IC 64KS12 LIN2XLS/HS ISENSE
345-026-527-802 CARDEDGE 26POS DUAL .100 GREEN
345-026-527-801 CARDEDGE 26POS DUAL .100 GREEN
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MM912H634DM1AE 功能描述:16位微控制器 - MCU 64KS12 LIN2XLS/HS ISENSE RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時(shí)鐘頻率:24 MHz 程序存儲器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT
MM912H634DM1AER2 功能描述:16位微控制器 - MCU 64KS12 LIN2XLS/HS ISENSE RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時(shí)鐘頻率:24 MHz 程序存儲器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT
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MM912I637AM2EP 功能描述:電池管理 Precision BATT SENS RoHS:否 制造商:Texas Instruments 電池類型:Li-Ion 輸出電壓:5 V 輸出電流:4.5 A 工作電源電壓:3.9 V to 17 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:VQFN-24 封裝:Reel
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