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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 19/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Illustrations
xvii
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L2 Cache Line Cast-Out Timing with No ARTRY..............................................5-35
L2 Cache Hit Timing Following PCI Read Snoop ..............................................5-36
Modified L2 Cache Line Push Timing Following PCI Write Snoop...................5-37
L2 Cache Line Invalidate Timing Following PCI Write-with-Invalidate Snoop.5-38
L2 Cache Burst Read Timing with CF_DOE = 0 ................................................5-39
L2 Cache Burst Read Timing with CF_DOE = 1 ................................................5-40
L2 Cache Burst Read Line Update Timing with CF_WDATA = 0.....................5-40
L2 Cache Burst Read Line Update Timing with CF_WDATA = 1.....................5-41
L2 Cache Burst Write Timing with CF_WDATA = 0 or 1 .................................5-41
Typical External L2 Cache Configuration...........................................................5-42
Flow-Through Buffer.............................................................................................6-3
Transparent Latch-Type Buffer..............................................................................6-4
16952-Type Registered Buffer...............................................................................6-5
16601-Type Registered Buffer...............................................................................6-6
16-Mbyte DRAM System with Parity....................................................................6-8
DRAM/EDO Address Multiplexing—64-Bit Data Bus Mode............................6-10
DRAM Single-Beat Read Timing—No ECC ......................................................6-15
DRAM Burst Read Timing—No ECC.................................................................6-16
EDO Burst Read Timing—No ECC ....................................................................6-17
DRAM Single-Beat Write Timing—No ECC .....................................................6-18
DRAM/EDO Burst Write Timing—No ECC, CPX = 1 ......................................6-19
DRAM Burst Read with ECC..............................................................................6-24
EDO Burst Read Timing with ECC.....................................................................6-25
DRAM Single-Beat Write Timing with RMW or ECC Enabled.........................6-25
DRAM/EDO Bank Staggered CBR Refresh Timing...........................................6-27
DRAM/EDO Self-Refresh Timing in Sleep and Suspend Modes .......................6-29
Suspend Mode—Real Time Clock Refresh.........................................................6-29
Processor Burst Reads from Memory—60-ns DRAM with
Flow-Through Buffers.....................................................................................6-30
6-17 (Continued). Processor Burst Reads from Memory—60-ns DRAM with Flow-Through
Buffers.............................................................................................................6-31
6-18
Processor Burst Write to Memory—60-ns DRAM with Flow-Through Buffers 6-32
6-19
PCI Reads from Memory—Speculative Reads Enabled—60-ns DRAM with
Flow-Through Buffers.....................................................................................6-34
6-19 (Continued). PCI Reads from Memory—Speculative Reads Enabled—
60-ns DRAM with Flow-Through Buffers......................................................6-35
6-20
PCI Reads from Memory—Speculative Reads Disabled—60-ns DRAM with
Flow-Through Buffers.....................................................................................6-36
6-20 (Continued). PCI Reads from Memory—Speculative Reads Disabled—
60-ns DRAM with Flow-Through Buffers......................................................6-37
6-21
PCI Writes to Memory—60-ns DRAM with Flow-Through Buffers..................6-38
6-21 6-21 (Continued). PCI Writes to Memory—60-ns DRAM with Flow-Through ............6-39
6-22
128-Mbyte SDRAM System with Parity .............................................................6-41
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
| MPC505 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| MPC509 | Highly Integrated, Low-Power, 32-Bit Microcontroller |
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| MPC5200CBV266 | MPC5200 Hardware Specifications |
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參數(shù)描述 |
|---|---|
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| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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