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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 334/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 9. Error Handling
9-3
Note that for priority 1 through 5, the exception is the same. The machine check exception
and the priority are related to additional error information provided by the MPC106 (for
example, the address provided in the 60x/PCI error address register).
9.2 Interrupt and Error Signals
Although Chapter 2, “Signal Descriptions,” contains the signal definitions for the interrupt
and error signals, this section describes the interactions between system components when
an interrupt or error signal is asserted.
9.2.1 System Reset
The system reset interrupt is an asynchronous, nonmaskable interrupt that occurs at power-
on reset (POR) or when the hard reset (HRST) input signal is asserted.
When a system reset request is recognized (HRST or POR), the MPC106 aborts all current
internal and external transactions, releases all bidirectional I/O signals to a high-impedance
state, ignores the input signals (except for SYSCLK, and the configuration signals DBG0,
FOE, RCS0, and PLL[0–3]), and drives most of the output signals to an inactive state.
(Table 2-2 shows the states of the output-only signals during system reset.) The MPC106
then initializes its internal logic.
For proper initialization, the assertion of HRST must satisfy the minimum active pulse
width. The minimum active pulse width and other timing requirements for the MPC106 are
given in the MPC106 hardware specifications.
During system reset, the latches dedicated to JTAG functions are not initialized. The IEEE
1149.1 standard prohibits the device reset from resetting the JTAG logic. The JTAG reset
(TRST) signal is used to reset the dedicated JTAG logic during POR.
9.2.2 60x Processor Bus Error Signals
The MPC106 provides two signals to the 60x processor bus for error reporting—MCP and
TEA.
9.2.2.1 Machine Check (MCP)
The MPC106 asserts MCP to signal to the 60x processor that a nonrecoverable error has
occurred during system operation. The assertion of MCP depends upon whether the error
handling registers of the MPC106 are set to report the specific error.
Assertion of MCP causes the 60x processor to conditionally take a machine check
exception or enter the checkstop state based on the setting of the MSR[ME] bit in the 60x
processor. The programmable parameter PICR1[MCP_EN] is used to enable or disable the
assertion of MCP by the MPC106.
The MCP signal may be asserted on any cycle. The current transaction may or may not be
aborted depending upon the software configuration.
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PDF描述 |
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