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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 60/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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2-22
MPC106 PCIB/MC User's Manual
MOTOROLA
2.2.3.1.8 Dirty Out (DIRTY_OUT)—Output
The dirty out (DIRTY_OUT) signal is an output on the MPC106. The polarity of the
DIRTY_OUT signal is programmable by using the PICR2[CF_MOD_HIGH] parameter;
see Section 3.2.7, “Processor Interface Configuration Registers,” for more information.
Following are the state meaning and timing comments for the DIRTY_OUT signal.
State Meaning
Asserted—Indicates that the L2 cache line should be marked
modified.
Negated—Indicates that the L2 cache line should be marked
unmodified.
Timing Comments
Assertion/Negation—The DIRTY_OUT signal is valid when the tag
write enable (TWE) signal is asserted to indicate a new line status.
The DIRTY_OUT signal is held valid for one clock cycle after TWE
is negated.
2.2.3.1.9 Data RAM Output Enable (DOE)—Output
The data RAM output enable (DOE) signal is an output on the MPC106. Following are the
state meaning and timing comments for the DOE signal.
State Meaning
Asserted—Indicates that the L2 data RAMs should drive the data
bus.
Negated—Indicates that the L2 data RAM outputs should be
released to the high-impedance state.
Timing Comments
Assertion/Negation—See Chapter 5, “Secondary Cache Interface,”
for more detailed timing information.
2.2.3.1.10 Data RAM Write Enable (DWE[0–2])—Output
The data RAM write enable (DWE[0–2]) signals are outputs on the MPC106. Following
are the state meaning and timing comments for the DWE
n
signals.
State Meaning
Asserted—Indicates that a write to the L2 data RAMs is in progress.
Negated—Indicates that no writes to the L2 data RAMs are in
progress.
Timing Comments
Assertion/Negation—See Chapter 5, “Secondary Cache Interface,”
for more detailed timing information. Note that all the DWE signals
have the same timing. They are not gated by byte enables. Multiple
DWEs are used to reduce loading.
2.2.3.1.11 Hit (HIT)—Input
The hit (HIT) signal is an input on the MPC106. The polarity of the HIT signal is
programmable by using the PICR2[CF_HIT_HIGH] parameter; see Section 3.2.7,
“Processor Interface Configuration Registers,” for more information. Following are the
state meaning and timing comments for the HIT signal.
State Meaning
Asserted—Indicates that the L2 cache has detected a hit.
Negated—Indicates that the L2 cache has not detected a hit.
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PDF描述 |
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