參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 106/646頁
文件大小： 7081K
代理商： MPC7400
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2-14
MPC7400 RISC Microprocessor Users Manual
The MPC7400 Processor Register Set
23
IFTT
I-Fetch TTx encoding differentiation.
0 I-cache and D-cache reads are not differentiated.
1 TTx code for all D-cache reads are changed from READ (TTx = 01010) to READ
ATOMIC(TTx = 11010). I-cache reads continue to be identiTed as READ (TTx = 01010).
DeTned as IFEM on some earlier PowerPC microprocessors.
24
SGE
Store gathering enable.
0 Store gathering is disabled.
1 Integer store gathering is performed for write-through to nonguarded space or for
cache-inhibited stores to nonguarded space for 4-byte, word-aligned stores. The LSU
combines stores to form a double word that is sent out on the system bus as a single-beat
operation. Stores are gathered only if successive, eligible stores, are queued and pending.
Store gathering is performed regardless of address order or endian mode.
25
DCFA
Data cache ush assist. (Force data cache to ignore invalid sets on miss replacement
selection.)
0 The data cache ush assist facility is disabled.
1 The miss replacement algorithm ignores invalid entries and follows the replacement
sequence deTned by the PLRU bits. This reduces the series of uniquely addressed load or
dcbz
instructions to eight per set. The bit should be set just before beginning a cache ush
routine and should be cleared when the series of instructions is complete.
26
BTIC
Branch target instruction cache enable. Used to enable use of the 64-entry branch instruction
cache.
0 The BTIC contents are invalidated and the BTIC behaves as if it were empty. New entries
cannot be added until the BTIC is enabled.
1 The BTIC is enabled and new entries can be added.
27
Reserved. DeTned as FBIOB on some earlier processors.
28
Reserved. DeTned as ABE on some earlier processors.
29
BHT
Branch history table enable.
0 BHT disabled. The MPC7400 uses static branch prediction as deTned by the PowerPC
architecture (UISA) for those branch instructions the BHT would have otherwise used to
predict (that is, those that use the CR as the only mechanism to determine direction). For
more information on static branch prediction, see òConditional Branch Control,ó in Chapter 4
of
The Programming Environments Manual
.
1 Allows the use of the dynamic prediction 512-entry branch history table (BHT).
The BHT is disabled at power-on reset. All entries are set to weakly, not-taken.
30
NOPDST
No-op
dst
,
dstt
,
dstst
, and
dststt
instructions.
0 The
dst, dstt, dstst,
and
dststt
instructions are enabled.
1 The
dst, dstt, dstst,
and
dststt
instructions are no-oped globally and all previously executed
dst streams will be cancelled.
31
NOPTI
No-op the data cache touch instructions.
0 The
dcbt
and
dcbtst
instructions are enabled.
1 The
dcbt
and
dcbtst
instructions are no-oped globally.
Table 2-4. HID0 Field Descriptions (Continued)
Bits
Name
Function
相關(guān)PDF資料
PDF描述
MPC745 32-Bit Microprocessor(32位微處理器)
MPC801 32-Bit Microprocessor(32位微處理器)
MPC821 32-Bit Microprocessor(32位微處理器)
MPC823RG MPC823e Mobile Computing Microprocessor
MPC823ELD MPC823e Mobile Computing Microprocessor
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC7410 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum
MPC7410_1 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications
MPC7410_10 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum
MPC74-103J 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors
MPC74-103K 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors
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