參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 415/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-23
60x/MPX Bus Protocol Signal Compatibility
The three types of signals in Table 8-6 (shown in the column headings) are described in the
following three sections.
8.3.1 60x Bus Signals Not in the MPC7400
Several signals deTned in the 60x bus protocol are not implemented in the MPC7400;
however, new signals provide similar functionality for compatibility reasons.
8.3.1.1 Address Bus Busy and Data Bus Busy (ABB and DBB)
The MPC7400 does not use the ABB or DBB signals as inputs. The MPC7400 tracks its
own outstanding transactions and relies on the system arbiter to provide grants for the
address and data buses only when the bus is available and the grant may be accepted.
8.3.1.2 Data Retry (DRTRY)
The data retry input signal is not implemented on the MPC7400. Only the no-DRTRY mode
deTned in the 60x bus protocol is supported.
8.3.1.3 Extended Transfer Protocol (XATS)
The extended transfer protocol signal, used for accesses to direct-store segments, is not
supported by the MPC7400 processor interface.
8.3.1.4 Transfer Code (TC[0:1])
The transfer code signals are not implemented on the MPC7400. Other processors that
implement the 60x bus provided an indication of whether a read access was instruction or
data by the encoding of these signals. This information is now provided on TT0 (driven high
for instruction fetches if HID0[IFFT] = 1).
8.3.1.5 Cache Set Element (CSE[0:1])
These signals are not implemented in the MPC7400 as the MPC7400 does not support
snoop-Tltering devices.
Table 8-6. Signal Compatibility Summary
60x Bus Signals
not in MPC7400
60x Bus Signals
Multiplexed with new
MPX Bus Mode Signals
New MPX Bus Mode
Signals
Address bus busy (as input) ABBin
Data bus busy (as input) DBBin
Data retry DRTRY
Extended transfer protocol XATS
Transfer code TC[0:1]
Cache set element CSE[0:1]
Address parity error APE
Data parity error DPE
Data bus write only DBWO
T
Data transfer
index DTI[0:2]
(Shared) SHD
T
SHD0
Address bus busy (as output) ABB
T
AMON
Data bus busy (as output) DBB
T
DMON
Hit HIT
Data ready DRDY
(Shared) SHD1
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