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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 211/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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Chapter 3. L1 and L2 Cache Operation
3-33
Memory and Cache Coherency
Figure 3-32. Self-Generated RCLAIM Transaction
3.4.4 MPC7400-Initiated Load/Store Operations
Load and store operations are assumed to be weakly ordered on the MPC7400. The
load/store unit (LSU) can perform load operations that occur later in the program ahead of
store operations, even when the data cache is disabled (see Section 3.4.4.2, òSequential
Consistency of Memory Accessesó). However, strongly ordered load and store operations
can be enforced through the setting of the I bit (of the page WIMG bits) when address
translation is enabled. Note that when address translation is disabled (real addressing
mode), the default WIMG bits cause the I bit to be cleared (accesses are assumed to be
caching-allowed), and thus the accesses are weakly ordered. Refer to Section 5.2, òReal
Addressing Mode,ó for a description of the WIMG bits when address translation is disabled.
The MPC7400 does not provide support for direct-store segments. Operations attempting
to access a direct-store segment will invoke a DSI exception. For additional information
about DSI exceptions, refer to Section 4.6.3, òDSI Exception (0x00300).ó
3.4.4.1 Performed Loads and Stores
The PowerPC architecture deTnes a performed load operation as one that has the addressed
memory location bound to the target register of the load instruction. The architecture
deTnes a performed store operation as one where the stored value is the value that any other
processor will receive when executing a load operation (that is, of course, until it is changed
again). With respect to the MPC7400, caching-allowed (WIMG = x0xx) loads and
caching-allowed, write-back (WIMG = 00xx) stores are performed when they have
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