參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 438/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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8-46
MPC7400 RISC Microprocessor Users Manual
Non-Protocol Signal Descriptions
Timing Comments
AssertionMay occur at any time and may be asserted
asynchronously to the MPC7400 input clocks.
NegationIs negated upon assertion of HRESET.
8.5.3.7 Check (CHK)Input
Following are the state meaning and timing comments for the CHK signal.
State Meaning
AssertedSampled at HRESET negation to select post-POR
internal memory test and initialization if asserted, or not if negated.
See Section 4.6.2.1, òMachine Check Exception Enabled
(MSR[ME] = 1),ó for more information about the post-POR internal
memory tests and the effects of failures.
NegatedAfter HRESET negation, CHK must remain negated for
normal operation.
Timing Comments
Assertion/Negation
May be tied high for normal operation or may
be tied to HRESET to select post-POR internal memory test as
described above.
8.5.4 Processor Status/Control Signals
Processor status signals indicate the state of the processor. This includes the memory
reservation signal, machine quiesce control signals, and time base enable signal.
8.5.4.1 Reservation (RSRV)Output
The reservation (RSRV) signal is an output signal on the MPC7400. Following are the state
meaning and timing comments for the RSRV signal.
State Meaning
Asserted/NegatedIndicates the state of the internal reservation
coherency bit used by the
lwarx
and
stwcx.
instructions.
Timing Comments
Assertion/NegationMay occur on any cycle; occurs immediately
following a transition of the reservation coherency bit.
8.5.4.2 Timebase Enable (TBEN)Input
The timebase enable (TBEN) signal is an input signal on the MPC7400. Following are the
state meaning and timing comments for the TBEN signal.
State Meaning
AssertedIndicates that the timebase and decrementer should
continue clocking. This signal functions as a count enable control for
the timebase and decrementer counter.
NegatedIndicates that the timebase and decrementer should stop
clocking.
Timing Comments
Assertion/NegationMay occur at any time asynchronously to
SYSCLK
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