參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 280/646頁
文件大小： 7081K
代理商： MPC7400
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4-24
MPC7400 RISC Microprocessor Users Manual
Exception DeTnitions
The performance monitor can be used for the following:
￥
To increase system performance with efTcient software, especially in a
multiprocessing system. Memory hierarchy behavior must be monitored and studied
to develop algorithms that schedule tasks (and perhaps partition them) and that
structure and distribute data optimally.
￥
To help system developers bring up and debug their systems.
The performance monitor uses the following SPRs:
￥
The performance monitor counter registers (PMC1DPMC4) are used to record the
number of times a certain event has occurred. UPMC1DUPMC4 provide user-level
read access to these registers.
￥
The monitor mode control registers (MMCR0DMMCR1) are used to enable various
performance monitor interrupt functions. UMMCR0DUMMCR1 provide user-level
read access to these registers.
￥
The sampled instruction address register (SIAR) contains the effective address of an
instruction executing at or around the time that the processor signals the
performance monitor interrupt condition. The USIAR register provides user-level
read access to the SIAR.
Table 4-10 lists register settings when a performance monitor interrupt exception is taken.
As with other PowerPC exceptions, the performance monitor interrupt follows the normal
PowerPC exception model with a deTned exception vector offset (0x00F00). The priority
of the performance monitor interrupt lies between the external interrupt and the
decrementer interrupt (see Table 4-3). The contents of the SIAR are described in
Section 2.1.2.4, òPerformance Monitor Registers.ó The performance monitor is described
in Chapter 11, òPerformance Monitor.ó
Table 4-10. Performance Monitor Interrupt ExceptionRegister Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to execute next
if no exception conditions were present.
SRR1
0D5
6
7D15 Cleared
16D31Loaded with equivalent MSR bits
Cleared
Loaded with equivalent MSR bit
MSR
VEC 0
POW 0
ILE
EE
LE
0
Set to value of ILE
PR
FP
ME
FE0
0
0
0
SE
BE
FE1
IP
0
0
0
IR
DR
PM
RI
0
0
0
0
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