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參數(shù)資料
| 型號(hào)： | MT47H64M16HR-3IT |
| 元件分類： | DRAM |
| 英文描述： | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| 封裝： | 8 X 12.50 MM, ROHS COMPLIANT, FBGA-84 |
| 文件頁數(shù)： | 5/129頁 |
| 文件大?。?/td> | 9252K |
| 代理商： | MT47H64M16HR-3IT |
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Figure 58: Consecutive WRITE-to-WRITE
CK
CK#
Command
WRITE
NOP
WRITE
NOP
Address
Bank,
Col b
NOP
Bank,
Col n
T0
T1
T2
T3
T2n
T4
T5
T4n
T6
T5n
T3n
T1n
DQ
DQS, DQS#
DM
DI
n
DI
b
Don’t Care
Transitioning Data
WL ± tDQSS
tDQSS (NOM)
WL = 2
tCCD
WL = 2
1
Notes: 1. Subsequent rising DQS signals must align to the clock within tDQSS.
2. DI b, etc. = data-in for column b, etc.
3. Three subsequent elements of data-in are applied in the programmed order following
DI b.
4. Three subsequent elements of data-in are applied in the programmed order following
DI n.
5. Shown with BL = 4, AL = 0, CL = 3; thus, WL = 2.
6. Each WRITE command may be to any bank.
Figure 59: Nonconsecutive WRITE-to-WRITE
CK
CK#
Command
WRITE
NOP
Address
Bank,
Col b
WRITE
Bank,
Col n
T0
T1
T2
T3
T2n
T4
T5
T4n
T3n
T5n
T6
T6n
DQ
DQS, DQS#
DM
DI
n
DI
b
tDQSS (NOM)
WL ± tDQSS
Don’t Care
Transitioning Data
WL = 2
1
Notes: 1. Subsequent rising DQS signals must align to the clock within tDQSS.
2. DI b (or n), etc. = data-in for column b (or column n).
3. Three subsequent elements of data-in are applied in the programmed order following
DI b.
4. Three subsequent elements of data-in are applied in the programmed order following
DI n.
5. Shown with BL = 4, AL = 0, CL = 3; thus, WL = 2.
6. Each WRITE command may be to any bank.
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
WRITE
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
102
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PDF描述 |
|---|---|
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
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參數(shù)描述 |
|---|---|
| MT47H64M16HR-3L | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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