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參數(shù)資料
| 型號： | MT90503 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | 2048VC AAL1 SAR |
| 中文描述： | 2048VC AAL1特區(qū) |
| 文件頁數(shù)： | 79/233頁 |
| 文件大?。?/td> | 1341K |
| 代理商： | MT90503 |
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MT90503
Data Sheet
79
Zarlink Semiconductor Inc.
4.5 UTOPIA Module
4.5.1 Overview
The purpose of the UTOPIA module is to provide an external interface with the ATM domain. The MT90503
complies with The ATM Forum’s specifications: af-phy-0017.000 and af-phy-0039.000. The MT90503 uses
octet-level handshaking on its UTOPIA interface.
The UTOPIA module is responsible for accepting cells from four input interfaces, examining the cells and, based on
the source and information in the header, sending the cell to one or more of the four output interfaces. The UTOPIA
module also calculates and appends the HEC to outgoing ATM cells.
Figure 33 - UTOPIA Module
The UTOPIA interface consists of three ports, labelled A, B, and C. Port A is a Level-2 ATM (single PHY), single
PHY or multi-PHY port and can operate at 50 MHz. Port B is a Level-2 ATM (single PHY) or single PHY port and
can operate at 50 MHz. It is restricted to an 8-bit data bus when port A is in multi-PHY mode. Port C is a Level-1
ATM or PHY port.
In addition to ports A, B, and C, the UTOPIA accepts cells from the TX_SAR and routes cells to the RX_SAR and to
the data cell FIFO in external control memory.
4.5.2 UTOPIA Interfaces
Each of the three ports is divided into two portions: a receive portion and a transmit portion. The TX_SAR and the
receive portions are each connected to a 4-cell FIFO. These FIFOs are read on a round-robin basis by the Cell
Router (See “Cell Router” on page 82.).
The RX_SAR and the transmit portions are each connected to a 32-cell FIFO.
The ports are configurable with the following options:
Port A’s transmit portion can be ATM, PHY, with a 16-bit or 8-bit data bus.
Append RX
Structure
Pointer
AAL1 Byte
A B
Control Memory Interface
Cell FIFO
(32 cells)
Cell FIFO
(32 cells)
Cell FIFO
(32 cells)
Cell FIFO
(32 cells)
Cell FIFO
(4 cells)
Cell FIFO
(4 cells)
Cell FIFO
(4 cells)
Cell FIFO
(4 cells)
TXA UTOPIA
Interface
(external)
TXB UTOPIA
Interface
(external)
TXC UTOPIA
Interface
(external)
RX_SAR
Interface
(internal)
RXA UTOPIA
Interface
(external)
RXB UTOPIA
Interface
(external)
RXC UTOPIA
Interface
(external)
TX_SAR
Interface
(internal)
SRTS and Adaptive Clock
Recovery Interface
rxa_clk domain
rxb_clk domain
rxc_clk domain
txa_clk domain
txb_clk domain
txc_clk domain
mclk domain
Unknown
cells
Match & Mask
LUT
Discard
Known
cells
Cell Router
相關PDF資料 |
PDF描述 |
|---|---|
| MT90503AG | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| MT90520 | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT9072 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT90503AG | 制造商:Microsemi Corporation 功能描述: |
| MT90520 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90520AG2 | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90528 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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