參數(shù)資料
型號(hào)： PCI6621
廠(chǎng)商： Texas Instruments, Inc.
英文描述： DUAL/SINGLE SOCKET CARDBUS AND ULTRAMEDIA CONTROLLER
中文描述： 雙/單插槽CardBus和UltraMedia控制器
文件頁(yè)數(shù)： 169/204頁(yè)
文件大?。?/td> 860K
代理商： PCI6621
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89
8.13 Interrupt Pin Register
This register decodes the interrupt select inputs and returns the proper interrupt value based on Table 88, indicating
that the SD host controller uses an interrupt. If one of the USE_INTx terminals is asserted, the interrupt select bits
are ignored, and this register returns the interrupt value for the highest priority USE_INTx terminal that is asserted.
If bit 28, the tie-all bit (TIEALL), in the system control register (PCI offset 80h, see Section 4.29) is set to 1, then the
PCI6x21/PCI6x11 controller asserts the USE_INTA input to the SD host controller core. If bit 28 (TIEALL) in the
system control register (PCI offset 80h, see Section 4.29) is set to 0, then none of the USE_INTx inputs are asserted
and the interrupt for the SD host controller function is selected by the INT_SEL bits in the SD host general control
register.
Bit
7
6
5
4
3
2
1
0
Name
Interrupt pin
Type
R
R
R
R
R
R
R
R
Default
0
0
0
0
0
X
X
X
Register:
Offset:
Type:
Default:
Interrupt pin
3Dh
Read-only
0Xh
Table 88. PCI Interrupt Pin Register
INT_SEL BITS
USE_INTA
INTPIN
00
0
01h (INTA)
01
0
02h (INTB)
10
0
03h (INTC)
11
0
04h (INTD)
XX
1
01h (INTA)
8.14 Minimum Grant Register
The minimum grant register contains the minimum grant value for the SD host controller core.
Bit
7
6
5
4
3
2
1
0
Name
Minimum grant
Type
RU
RU
RU
RU
RU
RU
RU
RU
Default
0
0
0
0
0
1
1
1
Register:
Offset:
Type:
Default:
Minimum grant
3Eh
Read/Update
07h
Table 89. Minimum Grant Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
70
MIN_GNT
RU
Minimum grant. The contents of this field may be used by host BIOS to assign a latency timer register value
to the SD host controller. The default for this register indicates that the SD host controller may need to
sustain burst transfers for nearly 64
μ
s and thus request a large value be programmed in bits 158 of the
PCI6x21/PCI6x11 latency timer and class cache line size register at offset 0Ch in the PCI configuration
space (see Section 8.6).
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